Cadence PCB 设计与制板

Cadence PCB 设计与制板

Cadence PCB 设计与制板（笔记）

没有你的城市

09.12 10:46 返回群论坛

§1、安装：

SPB15.2 CD1～3，安装1、2，第3为库，不安装

License安装：

设置环境变量lm_license_file D:\Cadence\license.dat

修改license中SERVER yyh ANY 5280为SERVER zeng ANY 5280

§2、用Design Entry CIS(Capture)设计原理图

进入Design Entry CIS Studio

设置操作环境\Options\Preferencses:

颜色：colors/Print

格子：Grid Display

杂项：Miscellaneous

.........常取默认值

配置设计图纸：

设定模板：\Options\Design Template:（应用于新图）

设定当前图纸\Options\Schematic Page Properities

创建新设计

创建元件及元件库

File\New\Library(...\Labrary1.OLB)

Design\New Part...(New Part Properties)

Parts per 1/2/..(封装下元件的个数)

Pakage Type:（只有一个元件时，不起作用）

Homogeneous:复合封装元件中（多个元件图组成时）每个元件图都一样（default适用于标准逻辑）

Heterogeneous:复合封装元件（多个元件图组成时）中使用不一样的元件图(较适用于大元件) 一个封装下多个元件图，以View\next part(previous part)切换视图

Part Numbering:

Alphabetic/numeric

Place(PIN...Rectangle)

建立项目File\New\Project

Schematic\new page (可以多张图：

单层次电路图间，以相同名称的“电路端口连接器”off-page connector连接

层次式电路图：以方块图（层次块Hierarchical Block...）来代替实际电路的电路图，以相同名称Port的配对内层电路，内层电路之间可以多张，同单层连接

绘制原理图

放置元器件：Place

元件：Part（来自Libraries,先要添加库）

电源和地（power gnd）

Cadence PCB 设计与制板

连接线路

wire

bus：与wire之间必须以支线连接，并以网标(net alias)对应（wire:D0，D1....D7;bus:D[0..7]）

数据总线和数据总线的引出线必须定义net alias

修改元件序号和元件值

创建分级模块（多张电路图）

平坦式（单层次）电路：各电路之间信号连接，以相同名称的off-page connector连接

层次式电路图：以方块图（层次块Hierarchical Block...）来代替实际电路的电路图，以相同名称Port的配对内层电路，内层电路之间可以多张，同单层连接

标题栏处理：

一般已有标题栏，添加：Place\Title Block（）

PCB层预处理

元件的属性

编辑元件属性

在导入PCB之前，必须正确填写元件的封装（PCB Footprint）

参数整体赋值（框住多个元件，然后Edit Properties）

分类属性编辑

Edit Properties\New Column\Class:IC(IC,IO,Discrete三类，在PCB中分类放置) 放置定义房间（Room）

Edit Properties\New Column\Room

添加文本和图像

添加文本、位图（Place\...）

原理图绘制的后续处理（切换到项目管理器窗口，选中*.DSN文件，然后进行后处理————DRC检查、生成网表及元器件清单）

设计规则检查（Tools\Design Rules Check...）

Design Rules Check

scope(范围):entire（全部）/selection（所选）

Mode(模式)：

occurences(事件：在同一绘图页内同一实体出现多次的实体电路）

instance(实体：绘图页内的元件符号)

如一复杂层次电路，某子方块电路重复使用3次，就形成3次事件；子方块电路内本身的元件则是实体。

Action（动作）：check design rules/delete DRC

Report（报告）：

Create DRC markers for warn(在错误之处放置警告标记)

Check hierarchical port connection(层次式端口连接)

Check off-page connector connection(平坦式端口连接)

Report identical part referenves(检查重复的元件序号)

Report invalid package (检查无效的封装)

Report hierarchical ports and off-page connector(列出port和off-page 连接) Check unconnected net

Check SDT compatible

Report all net names

Cadence PCB 设计与制板

View output

ERC Matrix

元件自动编号（Tools\Annotate）

scope：Update entire design/selection

Action；

Incremental/unconfitional reference update

reset part reference to "?"

Add/delete Intersheet Reference（在分页图纸的端口的序号加上/删除图纸的编号） Combined property

Reset reference numbers to begin at 1 each page

Do not change the page number

自动更新器件或网络的属性（Tools\Update Properties...）

scope：Update entire design/selection

Action：

use case inseneitive compares

convert the update property to uppercase

ynconditionally update the property

Do not change updated properties visibility

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没有你的城市 09.12 10:47

3、Allegro的属性设定

Allegro界面介绍：

Option(选项)：显示正在使用的命令。

Find（选取）

Design Object Find Filter选项：

Groups(将1个或多个元件设定为同一组群)

Comps（带有元件序号的Allegro元件）

Symbols（所有电路板中的Allegro元件）

Functions（一组元件中的一个元件）

Nets（一条导线）

Pins(元件的管脚)

Vias（过孔或贯穿孔）

Clines（具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔）

Lines（具有电气特性的线段：如元件外框）

Shapes（任意多边形）

Voids（任意多边形的挖空部分）

Cadence PCB 设计与制板

Cline Segs(在 clines 中一条没有拐弯的导线) Other Segs(在 line 中一条没有拐弯的导线) Figures(图形符号) DRC errors(违反设计规则的位置及相关信息) Text(文字) Ratsnets(飞线) Rat Ts(T 型飞线) Find By Name 选项 类型选择：Net 网络；Symbol 符号；Devtype 设备类型；Property 属性；Group 分组 类别选择:Name(在左下角填入)元件名称；List 列表；Objecttype Visiblity(层面显示) View 栏 Conductors 栏：针对所有走线层做开和关 Planes 栏：针对所有电源/地层做开和关 Etch 栏：走线 Pin 栏：元件管脚 Via 栏：过孔 Drc 栏：错误标示 All 栏：所有层面和标示 定

制 Allegro 环境 文件类型： .brd(普通的电路板文件) .dra(Symbols 或 Pad 的可编辑保存文件) .pad(Padstack 文件，在做 symbol 时可以直接调用) .psm(Library 文件，保存一般元件) .osm(Library 文件，保存由图框及图文件说明组成的元件) .bsm(Library 文件，保存由板外框及螺丝孔组成的元件) .fsm(Library 文件，保存特殊图形元件，仅用于建立 Padstack 的 Thermal Relief) .ssm(Library 文件，保存特殊外形元件，仅用于建立特殊 …… 此处隐藏：3840字，全部文档内容请下载后查看。喜欢就下载吧 ……