利用DC进行逻辑综合_中文版

利用DC进行逻辑综合

一．综合流程以及约束的编写：

一般来说，集成电路的设计过程可分为前端设计（front end）和后端设计（back end）两个阶段。在前端设计阶段，根据用户需求，确定设计所要实现的功能和时序，并确定出具体的数字逻辑电路（schematic）；在后端设计阶段，由电路逻辑图产生相应的电路版图（layout）。

1.1概述

芯片综合的过程：芯片的规格说明，芯片设计的划分，预布局，RTL逻辑单元的综合，各逻辑单元的集成，测试，布局规划，布局布线，最终验证等步骤。设计流程与思想概述：一个设计从市场需求到实际应用需要用运工程的概念和方法加以实现，这需要工程人员遵循一定的规则按一定的设计步骤进行操作。下面我们给出了一个设计工程通常的工作步骤（请参见设计流程图）。从图中可以看出对一个完整的设计流程来说，可以将工作划分为两个阶段：前段设计和后端设计。前端工作主要完成IC与通讯整机设计接口问题，以及整个IC的内部总体结构设计；而后端工作则主要是在前段设计的基础上，使用EDA工具，遵循设计流程，完成整个IC设计。

1．1．1逻辑综合简介

综合就是将设计的原始思想转化为可大规模生产的并可以执行预期功能的器件这一过程。长期以来，硬件描述语言（HDL）只是用于逻辑验证， 设计者不得不手工将HDL代码转化为逻辑图并且画出组件间的互连线用以产生门级网表。随着综合工具的改进，这些手工操作渐渐由工具替代了，设计人员可以由工具自动完成HDL代码到门级网表的转化，这项工作就是综合。

设计的抽象层级依次为：原始设计思想、器件的功能描述、设计的行为级描述、寄存器传输级（RTL）、门级网表、物理设备。

综合的益处有以下几点：可以提高工作效率、代码可复用性（可以通过使用参数化代码、构建好的逻辑块、重新定位新库等手段达到目的）、可验证性、可以更加抽象等等。

综合是由约束来驱动的。

①环境属性约束：PVT，线负载模型、模式。

②设计规则约束：面积，扇出，驱动，负载。

③时序约束。

设计流程图

综合是基于路径的。

设计编辑器（DC）通过使用静态时序分析来计算设计中各路径的时序。时序路径的种类有四种：输入到寄存器；寄存器到寄存器；寄存器到输出；输入到输出

1．1．2初始化文件及系统保留变量

工艺库一般由ASIC供应商提供，它必须与DC兼容以便用DC进行综合。单元综合的流程：综合的过程 = 转化 + 优化 + 映射。一般，设计的HDL源代

码经过转换得到GTECH中间代码文件，然后再经过优化和映射两个过程将GTECH中间文件转化为工艺库中对应的具体单元。GTECH中间文件与具体工艺无关，它只是相当于将HDL源代码利用连接库忠实的转换为门级的逻辑连接结构，如果遇到算符则使用DesignWare将算术表达式用相应的宏单元代替产生对应的门级结构。

关键变量的介绍：

1、target_1ibrary变量：是DC中保留的变量，这个变量指定的库是DC用来构建一个电路的。DC进行映射的几个步骤：设置它让它指向你的生产商提供的库文件。使用厂家提供的工艺库中的时序数据计算这些门的时序。从target_1ibrary指定的库中选择功能正确的门。设定目标库使用如下语句： set target _1ibrary “slow.db”

2、1ink_1ibrary变量：是用来解析设计参照的。 set link_library “* slow.db” *号代表DC内存，后面接着的是指定的目标库（如果这个变量没有加入目标库的名字则可能会存在单元不能解析的问题）。link_1ibrary中指定的工艺库的名字只与用做参照的单元库有关，在link_1ibrary指定的工艺库不是为了给DC做优化判断的。它主要用在综合的转换阶段用以生成GTECH中间文件。

target_1ibrary和link_1ibrary的不同：target_1ibrary指定的工艺库与设计者让DC做优化并与产生最终映射的单元库一致，而link_library指定的库是在DC转换阶段用以生成GTECH中间文件的。 3、search_path变量：可以给DC指定寻找文件时的的工作路径。解析时DC首先，寻找内存，然后寻找1ink_1ibrary变量指定的库文件。接着，DC寻找所有的search_ path变量中指定的路径。

4、symbo1_1ibrary：这个系统变量指定的库包括了工艺库中单元的图形slow.sdb,当使用图形化的前端工具时，它可以用来表示门级的逻辑图，如果不指定则工具使用默认的generic.sdb。

这些变量必须准确指定，否则可能产生意外的结果，灵活的使用这些变量可以可以大大减少工作量例如：你可以指定了一个标准单元库作为一个目标库(target_library)，然后在link_1ibrary列表中指定压焊点工艺库以及所有其它的宏模块（RAMS、ROMs、etc.），这意味着用户将能够利用标准单元库出现的单元综合设计，然后再在设计中连接pads和宏模块的实例，如果压焊点工艺库被包含在target_1ibrary列表中，那么DC可能使用pads综合内核的逻辑。target_1ibrary名也应该被包含在link_1ibrary列表中，这很重要，因为如果link_library中没有target_library的内容，那么当把门级网表读入DC中时，DC将不能解析在网表中映射的单元，这种情况下DC产生警告信息，它不能解析

在网表中出现的单元的参照。目标库和连接库系统变量允许设计者更好的控制单元的映射，这些变量也提供了一种有用的途径，用它们来重映射门级网表使门级网表由一种工艺转向另一种，在这种情况下，link_1ibrary能够包含老的工艺库的名字，然而目标库能够包括新的工艺库的名字，重映射可以通过在DC中使用translate来进行。

DC工作时需要预先设定一些系统变量用以指示DC的综合工作，这些变量放在初始化文件中，启动DC程序时初始化文件按顺序起作用，后启动的可以覆盖先启动的。DC的初始化文件（.synopsys_dc.setup）在三处存放。初始化文件执行顺序位置依次为：第一顺序放在安装目录中SYNOPSYS/admin/setup/.synopsys_dc.setup它拥有DC的所有原始的初始化信息用户一般不改。第二顺序放在使用DC的用户根目录中，用来管理项目。可以设置通用的变量属性值。第三顺序放在启动DC的当前目录中，含有当前设计中需要的初始化信息。如果在当前目录中没有初始化文件，用户需要手工创建。

1．1．3设计对象和属性

Synopsys的EDA软件支持许多变量、对象、和综合流程中的各种属性，使用这些元素设计者可以写出强有力的综合脚本，完成自动综合的过程。因此必须熟悉这些术语。设计对象包括以下几个：

1)设计（Design）：

设计就是完成一定逻辑功能的电路描述，设计可以是单独的一个描述也可以在内部包含其他的子设计，虽然子设计是当前设计的一部分，但是Synopsys将它们当作另外的设计来看待。

2).端口（Port）：

一般就是指设计的输入、输出端，它是设计与外界联系的窗口。

3).时钟（Clock）：

时钟的源可以是端口也可以是引脚，时钟的指定可以在库的内部也可以用dc_shell的命令来实现。

4).连线（Net）：

连线可以将端口或引脚相互连接起来实现设计的组装和电路的连通。

5).参照（Reference）：

它是一个单元/实例参考的原始设计。例如，网表中的叶单元必须参考连接库找出完成单元功能的参照，类似的，一个实例的参照就是完成该实例功能的一个子设计。

6).单元（Cell）：

它是子设计在设计中的实例（instance）名，在Synopsys术语中单元和实例不区分对待，它们都是单元。

7).引脚（Pin） 它是设 …… 此处隐藏：2987字，全部文档内容请下载后查看。喜欢就下载吧 ……