第7章 EDA技术综合应用设计

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第7章 EDA技术综合应用设计举例7.1 彩灯控制器设计 7.2 电子钟设计 7.3 电子抢答器设计 7.4 交通灯控制器设计 7.5 简易数字频率计设计 小结

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7.1 彩灯控制器设计

7.1.1彩灯控制器设计要求1.要有多种花型变化(至少设计4种)。 2.多种花型可以自动变换，循环往复。 3.彩灯变换的快慢节拍可以选择。 4.具有清零开关。

7.1.2系统设计方案根据系统设计要求可知，整个系统共有三个输入信号：控制彩灯节奏快 慢的基准时钟信号(CLK)CLK_IN,系统清零信号CLR,彩灯节奏快慢 选择开关SPEED_KEY;共有16个输出信号LED[15..0],分别用于控制 十六路彩灯。下一页 返回

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7.1 彩灯控制器设计

据此，我们可将整个彩灯控制器CDKZQ分为两大部分：时序控制电路 SXKZ和显示控制电路XSKZ,整个系统的组成原理图如图7-1所示。

7.1.3各模块VHDL源程序设计1.时序控制电路的VHDL源程序 --SXKZ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SXKZ IS

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7.1 彩灯控制器设计

PORT(CHOSE_KEY:IN STD_LOGIC; CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; CLK1:OUT STD_LOGIC); END ENTITY SXKZ; ARCHITECTURE ART OF SXKZ IS SIGNAL TEMP_CLK:STD_LOGIC; BEGIN PROCESS(CLK,CLR,CHOSE_KEY) IS VARIABLE TEMP:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN上一页 下一页 返回

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7.1 彩灯控制器设计

IF CLR='1' THEN --当CLR='1'时清零，否则正常工作 TEMP_CLK<='0';TEMP:="000"; ELSIF RISING_EDGE(CLK) THEN IF CHOSE_KEY='1' THEN IF TEMP="011" THEN TEMP:="000"; TEMP_CLK<=NOT TEMP_CLK ; ELSE TEMP:=TEMP+'1'; END IF;上一页 下一页 返回

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7.1 彩灯控制器设计

---当CHOSE_KEY='1'时产生基准时钟频率的1/4的时钟信号，否则产生 基准时钟 --频率的1/8的时钟信号 ELSE IF TEMP="111" THEN TEMP:="000"; TEMP_CLK<=NOT TEMP_CLK ; ELSE TEMP:=TEMP+'1'; END IF; END IF; END IF;

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7.1 彩灯控制器设计

END PROCESS; CLK1<=TEMP_CLK; END ARCHITECTURE ART; 2. 显示控制电路的VHDL源程序 --XSKZ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY XSKZ IS PORT(CLK1:IN STD_LOGIC; CLR:IN STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END ENTITY XSKZ;

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7.1 彩灯控制器设计

ARCHITECTURE ART OF XSKZ IS TYPE STATE IS(S0,S1,S2,S3,S4,S5,S6); SIGNAL CURRENT_STATE:STATE; SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN PROCESS(CLR,CLK1) IS CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):="0001000100010001"; CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):="1010101010101010"; CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO 0):="0011001100110011

";上一页 下一页 返回

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7.1 彩灯控制器设计

CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):="0100100100100100"; CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):="1001010010100101"; CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):="1101101101100110"; --六种花型的定义 BEGIN IF CLR='1' THEN CURRENT_STATE<=S0; ELSIF RISING_EDGE(CLK1) THEN上一页 下一页 返回

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7.1 彩灯控制器设计

CASE CURRENT_STATE IS WHEN S0=> FLOWER<="ZZZZZZZZZZZZZZZZ"; CURRENT_STATE<=S1; WHEN S1=> FLOWER<=F1; CURRENT_STATE<=S2; WHEN S2=> FLOWER<=F2; CURRENT_STATE<=S3;上一页 下一页 返回

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WHEN S3=> FLOWER<=F3; CURRENT_STATE<=S4; WHEN S4=> FLOWER<=F4; CURRENT_STATE<=S5; WHEN S5=> FLOWER<=F5; CURRENT_STATE<=S6; WHEN S6=> FLOWER<=F6; CURRENT_STATE<=S1;上一页 下一页 返回

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7.1 彩灯控制器设计

END CASE; END IF; END PROCESS; LED<=FLOWER; END ARCHITECTURE ART; 3. 整个电路系统的VHDL源程序 --CDKZQ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CDKZQ IS PORT(CLK:IN STD_LOGIC;上一页 下一页 返回

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7.1 彩灯控制器设计

CLR:IN STD_LOGIC; SPEED_KEY:IN STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END ENTITY CDKZQ; ARCHITECTURE ART OF CDKZQ IS COMPONENT SXKZ IS PORT(SPEED_KEY:IN STD_LOGIC; CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; CLK1:OUT STD_LOGIC); END COMPONENT SXKZ;上一页 下一页 返回

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7.1 彩灯控制器设计

COMPONENT XSKZ IS PORT(CLK1:IN STD_LOGIC; CLR:IN STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END COMPONENT XSKZ; SIGNAL S1:STD_LOGIC; BEGIN U1:SXKZ PORT MAP(SPEED_KEY,CLK,CLR,S1); U2:XSKZ PORT MAP(S1,CLR,LED); END ARCHITECTURE ART;上一页 下一页 返回

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7.1 彩灯控制器设计

7.1.4系统仿真波形系统仿真后的结果分别如图7-2、图7-3、图7-4所示。

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7.2 电子钟设计

7.2.1电子钟设计要求1.具有时、分、秒计数功能，且以24小时循环计时。 2.计时结果要用6个数码管分别显示时、分、秒的十位和个位。 3.具有清零的功能。

7.2.2系统设计方案根据系统设计要求，系统设计采用自顶向下的设计方法，系统的顶 层原理图如图7-5所示，它由分频模块(FENPIN)、分和时60进制 BCD码计数模块(CNT60)、七段译码显示模块(SEG7)、选择显示数据 模块(MUX24_4)、动态扫描控制模块(SCAN)和片选信号(SEL) 模块等组成。 在图7-5中，60进制BCD码计数模块采用原理图设计，其余模块均为 VHDL程序设计。60进制BCD码计数模块的原理图如图7-6所示。下一页 返回