Xilinx Vivado zynq7000 入门笔记 - 图文(3)

连接总线，重新产生布线：

（6）为BRAM在AXI总线上创建地址空间。

编辑Address Editor >Auto Assign Address

（7）使设计有效化

（8）双击blk_mem模块，点击Port A和Port B选项卡，看数据的宽度的深度，此时已经自动变为64bits宽度。

（9） 保存BD文件，创建 HDL Wrapper文件，选择Generate Bitstream。

没使用PL部分，则不用引脚分配，PS部分的引脚在配置时已经指定。

9. 技巧

9.1 使用语言模板

在Vivado文本/代码编辑窗口中，点击

显示语言模板窗口（Language ）

9.2 分析工具

ISE工具：ChipScop Pro Analyzer

See the ChipScope Pro Software and Cores User Guide (UG029)for more information about debugging an ISE Design Suite project.