第五章 综合的约束与优化(5)

这个过程试图把组合逻辑路径转换为两级的乘积和表达式。展开化与约束

无关。因为它产生只有两级的组合逻辑，因此对速度的最优化有用。在展开化过程中，Design Compiler移走设计中所有的中间变量和与之有关联的逻辑结构。然而，因为需要大量的CPU时间和增加面积，展开化并不总是实用的。默认情况下，Design Compiler并不进行展开化。用命令set_flatten来控制设计的展开化。用命令set_flatten和它的选项设置下列属性：flatten、 flatten_effort、flatten_minimize、flatten_phase。展开化并不瓦解设计的层次，在Design Compiler中，用ungroup命令来移走设计的层次。

? 结构化（Structuring）

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结构化和展开化属性使得细微调谐的最优化技术应用于设计层次中的每一个设计。表

表5.3 结构化和展开化属性

属性 structure structure_boolean structure_timing flatten 默认设置 true false true false 5.3列出了这些属性的默认值。

用命令report_compile_options显示当前设计的这些属性。

5-4-1-3 门级最优化

门级最优化是对由逻辑综合产生的一般的网表工作来产生特殊工艺的网表。它包含下

列步骤：

? 映射（Mapping）

这个步骤是利用目标工艺库里的门（组合的和时序的）来产生设计的门级

实现，试图满足时序和面积要求。你可以利用不同的compile命令选项来控制Design Compiler利用的映射算法。

? 延迟最优化（Delay Optimization）

这个过程试图修理由映射过程引进的延迟错误。延迟最优化不去弥补设计 规则错误或去满足面积约束。

? 设计规则弥补（Design Rule Fixing）

这个过程通过插入缓冲或调整单元的大小试图弥补设计规则错误。Design Compiler试图弥补这些错误而不影响时序和面积的结果，但如果有必要，它会干扰最优化约束。

? 面积最优化（Area Optimization）

在完成映射、延迟最优化和设计规则弥补之后，这个过程试图满足面积约 束。然而，为满足面积约束，不允许引进设计规则或延迟约束错误。

你可通过set_cost_priority命令来改变约束的优先权。在运行compile命令时指定-no_design_rule选项使设计规则弥补失效。然而，如果你用这个选项，综合过的设计可能会违反设计规则。 5-4-2 选择和使用编译策略

你可以选用不同的策略来编译你的层次设计。基本的策略是：

? 自顶向下编译（Top-down compile）：顶层设计和所有的子设计一起编译

? 从上到下编译（Bottom-up compile）：单独编译单一的子设计，从层次的底层，按层次的级别进行，直到编译顶层设计

? 混合编译（Mixed compile）：无论自顶向下还是从下到上，只要是最合适的，就应用于

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单一的子设计

在下面的内容中，将以图5.8所示的简单设计为例来示范自顶向下和从下到上的编译策略：

图5.8 Design to Illustrate Compile Strategies

表5.4中列出了设计的顶层或全局的规范，适用于TOP和它所有的子设计。

表5.4 Design Specifications for Design TOP Specification type Operating condition Wire load model Clock frequency Input delay time Output delay time Input drive strength Output load 下面是设计TOP的约束文件： set_operating_conditions WCCOM set_wire_load_model “20x20” create_clock -period 25 clk

set_input_delay 3 -clock clk all_inputs()-find(port, clk) set_output_delay 2 -clock clk all_outputs() set_load 1.5 all_outputs()

set_driving_cell -cell IV all_inputs() set_drive 0 clk 5-4-2-1 自顶向下编译

自顶向下编译策略有如下优点：

Value WCCOM \40 MHz 3 ns 2 ns drive_of (IV) 1.5 pf ? 提供了一种按钮式的方法 ? 自动的照顾内部模块的从属性

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