第五章 综合的约束与优化(2)

那结果是要求更长的运行时间和更大的内存。

一个极端的情况是如果你有一个寄存器到寄存器的路径，其中一个寄存器的周期为10，而另一个寄存器的周期为10.1，那么共同的基本周期就为1010.0。通过指定不带小数点的时钟周期，插入不确定的时钟来调整时钟周期，你可以解决这个问题。 dc_shell> create_clock -period 10 clk1 dc_shell> create_clock -period 10 clk2

dc_shell> set_clock_uncertainty -setup 0.1 clk2

用report_clock命令来显示设计中所有时钟资源的信息，用remove_clock命令来移走

时钟的定义。 2.创建虚拟时钟

许多情况下，一个模块里可能不存在系统时钟。你可以用create_clock-name来创建一个虚拟时钟，模拟系统中表现的时钟信号。通过创建一个虚拟时钟，你可以描述模块外的与时钟相关的延迟。

dc_shell> create_clock -period 30 -waveform {10 25} \\-name sys_clk 3.指定时钟网络延迟

默认情况下，Design Compiler假设时钟网络没有延迟（完美的时钟）。用

set_clock_latency和set_clock_uncertainty命令来指定关于时钟网络延迟的时序信息。你也可以用这些命令来指定估计的或真实的延迟信息。用set_propagated_clock命令来指定通过时钟网络传播的时钟等待，比如： dc_shell> set_propagated_clock clk

考虑到由于布局导致的时钟网络的变化，利用set_clock_latency命令的-setup或-hold选项增加少许的错误富余。比如，对于先期提到的20兆赫的时钟，在时钟边缘的每一边增加0.2的富余，输入：

dc_shell> set_clock_uncertainty -setup 0.2 clk dc_shell> set_clock_uncertainty -hold 0.2 clk

使用report_clock命令的-skew选项来显示时钟网络的时滞信息。Design Compiler用这些时钟信息来确定一条路径是否满足建立和保持时间。 5-3-1-2 指定I/O时序要求

如果你没有对一个输入端口指定时序要求，Design Compiler假设信号在零时刻到达

输入端口。绝大多数情况下，输入信号在交错时间到达。用命令set_input_delay定义输入端口的到达时间。你定义相对于系统时钟和其他输入端口的输入延迟约束。

如果你没有对一个输出端口指定时序要求，Design Compiler不会对任何一个以该输出端口结束的路径加以约束。用set_output_delay命令来定义要求的输出到达时间。你定义相对于系统时钟的输出延迟约束。

如果一个输入或输出端口有多重的时序要求（因为多重路径），用-add_delay来指定

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额外的时序要求。

用report_port命令来列出与端口相关的输入或输出的延迟。用remove_input_delay图5.4显示了延迟和有效的时钟沿之间的关系（如图中的上升沿）。

图5.4 Relationship Between Delay and Active Clock Edge

命令移走输入延迟约束。用remove_output_delay命令移走输出延迟约束。

图中，模块A有输入DATA_IN和输出DATA_OUT。从波形图中可以看到，DATA_IN在时钟上升沿后稳定20ns；DATA_OUT必须在时钟上升沿前15ns有效。在你用create_clock命令设置时钟约束后，用set_input_delay和set_output_delay命令来指定这些额外的要求。比如，输入：