ad9954编程注意事项和寄存器介绍

关于这篇翻译的几点申明

1. 翻译参与人员是成都信息工程学院的 王堃 邓练 王继承。 2. 由于能力和时间有限，只翻译了自己觉得对我们这次培训有用的部分。其它部分希望有兴趣的人自己查阅PDF.

3. 这个翻译是基于AD公司的AD9954的PDF的，翻译了部分页数的部分内容。有部分内容由于在一个“AD9954中文“的PDF上有了说明，我们就没有再翻译，有需要可以联系我们。 4. 这篇文章是翻译来我们自己查阅用的，如果你在使用这个文档的所产生的问题责任由你自己负责，所有错误都是因为你不自己看PDF!! :- )

5. 不需要感谢，只需要大家在传阅这篇翻译的时候不要删除这几点申明。

6. 有任何问题可以联系我们QQ: 王堃 4164162邓练 16519653 王继承405117024 7. 时间 ：2007-8-11

8. 地点 ：成都信息工程学院 高频培训实验室

几个核心词汇的解释：（PDF13,14页） 参考频率：REFCLK Input

AD9954有几种生成内部系统时钟的方式，片上的振荡环路可以通过

外部的时钟输入引脚链接的晶振产生一个低频参考信号。系统时钟可以通过内部的一个锁相倍频使低频的输入信号生成一个低频信号源的供给系统高采集率的DDS和DAC使用。为了得到最好的效果，外部晶振要尽量稳定，无噪声。

通过对CLKMODESELECT引脚，CFR1<4>和CFR2<7:3>的设置可以设定系统的时钟工作模式，需要注意这些引脚只支持1.8v的逻辑电压，不支持3.3v的逻辑电压。CLKMODESELECT引脚为高的的时候，激活了内部震荡回路，通过外部晶振输入的频率，系统产生一个缓冲过的信号。 当内部时钟被禁用时，外部晶振必须提供一个参考频率，对于不同的操作，如果是单端输入参考频率的话，应该在不用的引脚和模拟VCC之间连接一个0.1uf的电容。有了这个电容，时钟输入引脚的偏斜电压（bias voltage ）会是1.35V.5号框图是对时钟工作模式设置的总结。注意对锁相环的倍频是通过CFR2<7:3>这几个位进行设置的,和CFR1<4>是相互独立的。 倍频器：

片上的锁相环电路可以参考频率进行倍频。通过对CFR2<7:3>.这几个控制位，可以设置倍频率。倍频值是在0x04 到 0x14 之间（4——20倍）。编程时使用者应该考虑倍频器的最大输入频率， 在倍频比修改后，必须有一段时间的延时让锁相环去锁定。（大概1ms）

The PLL is bypassed by programming a value outside the range of 4 to 20 (decimal). When bypassed, the PLL is shut down to conserve power. （这一段不理解，大家自己查阅吧）。

压控振荡器VCO可以通过对(CFR2<2>)位的设置进行精确范围的设置。

环路滤波器（loop filter）链接的电容和电阻的推荐取值在框图4上。 DAC 输出

和大多数的DAC不一样的是，AD9954的参考点是AVDD,而不是AGND。两个双向输出端提供一个最大值输出电流，微分输出可以减少DAC输出产生的共态噪声，从而有更好的信噪比。最大电流是由外部DAC_RSET 引脚和 DAC ground 引脚直接链接的电阻RSET决定的，计算方程如下。

RSET =（39.19/Iout）

最大输出电流是15MA.限制到10ma以下有更好的spurious-free dynamic range (SFDR)效果。

DAC输出-5.0v到+5.0v之间。超出这个范围会产生过载以至于烧毁DAC输出电路.要注意输出电压不要超出这个范围。 比较器：

许多应用都是方波而不是正弦波，该芯片为了支持这种应用，自身带有片上比较器，片上比较器特点为带宽大于200M，电压输入范围为1.3到1.8，比较器可通过使用控制字——CFR1<6>进行关闭，

目的是降低电源功耗 频率累加器：

该板块采用线性扫频模式，从开始频率 (F0) 转变到终点的频率

(F1) 不是即时的，而是以扫频或者跳变的方式进行转变。跳变模式可通过步进在F0-F1中间任意频率完成，线性扫频板块是用上升或者下降三角频率改变控制字和上升下降三角频率的斜率以及频率累加器实现。通过CFR!<21>使能线性扫频模块，线性扫描没有固定某个位去建立某一方式，用以在扫描过程中达到终点频率。 频率控制字： 参照图2，

三个不同的资源组成频率控制字，为dds核心提供相位累加器的累加值：频率累加器，静态RAM,和控制逻辑寄存器。实际应用中静态的输出频率或超过四被预置输出频率需要被转变，在一些在变或不明确的次序中，设定 FTW 的首选方法是设定FTW0 寄存器的值。

如果应用中需要预置超过四个特殊程序控制字或者需要写一个预置控制字序列，可以将FTW写到片上RAM上，通过管脚的设置可以在一套或者一系列之间进行切换。（PS0,PS1）

应用中如果需要一个稳定的扫频，就需要设置第二频率计数器。尽管累加器的值是使用者编程得到的，但是程序中一定要制定写些规则来避免溢出 DDS核

DDS的输出频率Fo是通过一个方程计算出来的，方程涉及系统时钟

(SYSCLK), 频率设置字(FTW), 和相位累加器的容量 (2, 这个芯片).方程如下

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fO = (FTW )(fS)/2； 0 ≤ FTW ≤ 2

fO = fS × (1 ? (FTW/2)) ； 2< FTW < 2? 1

注意根据FTW的取值不同，方程是不一样的。

在每个时钟周期，FTW被写入到相位计数器中（有点像单片机的自动计数模式—本人自己的想法）。相位累加器的输出值和用户自己预先定义的14位相位设置字(POW)相加.这个19位的数值会通过一个余弦COS功能转化成一个幅度值（amplitude value）。消除掉较低的几位可以有效的减低功耗。这个消除不会降低频率分辨率。

在某些应用中，可能需要产生一个0相位的输出信号，单纯的把FTW设置为0 不能完成这个要求。必须把DDS核的输出相位值进行设置，有一个控制位是专门用来让相位计数器输出0相位的。

上电后，相位累加器清除位自动为1.但是这一位相对的缓冲存储器是0.所以，在上电之后，相位累加器在第一次I/O 更新之前是零。I/O更新把数据从数据缓存传输到数据寄存器。查阅SYNC_CLK and I/O UPDATE 部分了解细节。

同步-寄存器更新SYNCHRONIZATION—REGISTER UPDATES (I/O UPDATE)

输入到 AD9954的数据通过SYNC_CLK 信号实现同步。I/O更新是在SYNC_CLK的上升沿进行的。

系统内部，SYNC_CLK信号通过一个四分频器转换成SYNC_CLK信号.

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