常用组合逻辑电路的设计及其应用

常用组合逻辑电路的设计及其应用

4.5常用组合逻辑电路的设计及其应用

(1)电路设计模型 (2)对应的中规模(MSI)逻辑器件 (3)硬件描述语言Verilog HDL建模

常用组合逻辑电路的设计及其应用

逻辑器件分类SSI(小规模集成电路)中封装多个同类型的逻辑门或触发器，是基本器件的集成。例如： 74LS00集成了4个双与非门；74LS04集成了6个反相器；74LS32集成了4个双或门…。前面介绍的组合电路，多数是以SSI为基础的。 MSI(中规模集成电路)是具有特定功能的逻辑部件(译码器、寄存器、计数器…)的集成。例如：74LS138是一个3-8译码器；74LS153集成了 2个四选一多路选择器；74LS374是一个8位寄存器…。本节介绍常用MSI组合逻辑器件。 LSI(大规模集成电路)和VLSI(超大规模集成电路)中是一个数字子系统或整个数字系统。 (如：微处理器…)

常用组合逻辑电路的设计及其应用

4.5.1译码器(Decoder)译码器是应用最广泛的一种多输入、多输出的逻辑器件。 I0 I1译码器 . . .

n个输入端 (变量)

Y0 Y1 Y2 . . . Ym-1

m个输出端 (函数)

In-1使能输入

m≤2n

当且仅当使能输入全部有效时，译码器才能正确地执行译码操作；否则，输出均为无效状态。

常见译码器种类：二进制译码器 BCD译码器 BCD—七段显示译码器

每个输出的有效状态只对应输入变量的一种组合(最小项)。即：一个输入变量的最小项只使对应的输出端有效，其他输出端均为无效状态。

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一.二进制译码器(n—2n译码器)原理 n个输入，2n个输出，对应2n个最小项。完全译码。2—4译码器

Yi= EN mi其中，mi为输入变量的最小项。

I0 I1 EN输入 EN I1 I0 0 1 1 1 1 d 0 0 1 1 d 0 1 0 1

Y0 Y1 Y2 Y3输出 Y3Y2Y1Y0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0

Y3&

Y2&

Y1&

Y0&

ENI11

I0

1

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/Y0&

/Y1&

/Y2/Y3&&

/ENI11

11

I0

1

1

考虑输入驱动能力、输出低有效

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二.常用 MSI译码器双2—4译码器 74LS139在一个芯片中，封装了两个完全独立且结构相同的二进制2—4译码器。1G 1A 1B 2G 2A 2B 1Y0 1Y1 1Y2 1Y3 2Y0 2Y1 2Y2 2Y3

输入/G B A 1 0 0 0 0 d 0 0 1 1 d 0 1 0 1 1 1 1 1 0

输出/Y3/Y2/Y1/Y0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1

74LS139的逻辑符号

74LS139功能表

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/ 1Y0

/ 1Y1

/ 1Y 2

/ 1Y 3

&1B1 1

&

&

&

B是输入变量的高位当/ 1G= 0时：

/ 1Y0= B A= m0/ 1Y1= B A= m1/ 1Y2= B A= m2/ 1Y3= BA= m3½ 74LS139逻辑图

1A/ 1G

1

1

1

常用组合逻辑电路的设计及其应用

// 2-4译码器的Verilog HDL描述 module decoder2_4 (en, in, out); input[2:1] in; input en; output[4:1] out; reg[4:1] out;//? always@ (en or in)//? if (~en )//? case ( in ) 2’b00: out=4’b1110; 2’b01: out=4’b1101; 2’b10: out=4’b1011; 2’b11: out=4’b0111; default: out=4’b1111;//? endcase else out=4’b1111;//? endmodule

思考：若使能高有效、输出高有效，如何描述？

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仿真验

证

使能端的作用

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3—8译码器 74LS138

Y7 Y6 Y 5 Y 4 Y 3 Y 2 Y 1 Y0

A B C

G2 A

G2 B G1

74LS138的逻辑符号符号框内的内部逻辑状态表达式

有三个使能端，其全部有效时，才能完成正确的译码操作。

Yi= G 1 G 2 A G 2 B m imi为输入变量 C、B、A的最小项

常用组合逻辑电路的设计及其应用

74LS138功能表输入 G1/G2A/G2B C B A 0 d d 1 1 1 1 1 1 1 1 d 1 d 0 0 0 0 0 0 0 0 d d 1 0 0 0 0 0 0 0 0 d d d 0 0 0 0 1 1 1 1 d d d 0 0 1 1 0 0 1 1 d d d 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1输出/Y7/Y6/Y5/Y4/Y3/Y2/Y1/Y0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1

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/ Y0&

/ Y1&

/ Y2&

/ Y3&

/ Y4&

/ Y5&

/ Y6&

/ Y7&

C

1

1 1

BA

1

1

1

& 74LS138译码器逻辑图 1

/ G2 A/ G2 B G 1

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/ Y7/ Y6/Y5/ Y4/Y3/ Y2/ Y1/ Y0

内部信号与外部信号的关系

Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

G G G

1

= G

1 2 A 2 B

A B C

G2 A

G2 B G1/ G2B G1

2 A 2B

=/G=/G

A B C/ G2A外部逻辑状态表达式

Yi=/Yi

/ Yi= G 1 / G 2 A / G 2 B m i= G1+/ G2 A+/ G2B+ m i当使能端均有效时，

/Yi= m

i

例如：当使能端均有效，且C=1,B=0,A=1时：

/ Y5= m 5= C B A= 0

(其他输出均为无效)

常用组合逻辑电路的设计及其应用

// 3-8译码器的Verilog HDL描述 module decoder3_8 (en, in, out); input[3:1] in;可根据需 input[3:1] en;//?要调整有 output[8:1] out;效极性！ reg[8:1] out; always@ (en or in) if ( en[3]&(~en[2])&(~en[1]) )//? case ( in ) 3’b000: out=8’b11111110; 3’b001: out=8’b11111101;…… 3’b111: out=8’b01111111; default: out=8’b11111111; endcase思考： else out=8’b11111111; 4—16译码器的描述 endmodule

常用组合逻辑电路的设计及其应用

时序仿真验证

使能端的作用(1)——启动/停止芯片工作

毛刺的产生？消除？

常用组合逻辑电路的设计及其应用

使能端的作用(2)——消除毛刺

信号稳定，再选通；选通撤消，再撤销信号。