计算机体系结构 week8 浙江大学 石教英 陈天洲(主讲)

计算机体系结构 第八周 浙江大学 石教英 陈天洲(主讲)

计算机体系结构

第 8 周

第 1 节课

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陈天洲http://www.77cn.com.cn

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第四章 存储器层次结构4.1 4.2 4.3 4.4 4.5 4.6 4.7 存储器层次结构的基本概念 Cache/主存存储层次 改进Cache/主存性能的技术 主存的组织方式 虚拟存储器 基于程序行为的优化技术 Alpha机的存储器层次结构

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5.1存储器层次结构的基本概念一、存储器性能参数 容量:S=W×l×m表示，W为存储器字长，l为 存储器字数，m则为存储器体数 速度访问时间：从存储器接到读请求到所读的字传送 到数据总线上的时间间隔 存储周期：连续两次访问存储器之间所必需的最小 时间间隔。 存储带宽：存储器被连续访问时所提供的数据传输 速率。

价格:单位字节价格

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The smaller

hardware is faster (cost/performance tradeoff)

Typical access time (ns) SRAM DRAM DISK 8-35 90-120 10,000,000-20,000,000

$per Mbyte in 1993 100-400 25-50 1-2

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二、存储器层次结构概念的引入数据引用的局部性 + 高频事件高速处理 — 优先考虑最近常被访问的代码 — 最近可能被访问的数据放在高速存储器里 — 最近可能被访问的数据代码较少，小硬件 速度更快 — 小的离CPU近的高速存储器存放最近要访 问的数据 — 容量小、单位价格高、高功耗的存储器

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三、存储器层次结构的概念 多级不同类型的存储器构成Mn,

Mn-1, …,M1

离CPU越近的容量越小，速度越快，价格越高 第

i 级信息是第 i-1 级信息的子集(时间局部性),

两级之间传输以块为单位(空间局部性) 各级存储器借助软硬件构成一个整体，使该系统具

有接近于第n级的速度，第1级的容量和单位价格。

图

存储器层次结构

各级存储器的存储特性

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CPU 寄存器 容量: 200B 速度: 5ns

存储器 总线

I/O主 存

64KB 10ns

Cache

总线

I/O 设备

32MB 100ns

2KB 5ms

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Typical levelsLevel Called 1 Registers 2 cache <4MB 3 Main memory <4GB 4 Disk storage >1GB Magnetic disk 5,000,000 4-32

Typical size <1KB Custom memory ImplementaWith multiple ports. tion tech. CMOS or BiCMOS Access time 2-5 (ns) Bandwidth 4000-32,000 (MB/sec) Managed by compiler Backed by Cache

On-chip or CMOS off-chip MOS, DRAM SRAM 3-10 800-5000 80-400 400-2000

Operating Operating Hardware system system/user Main Memory Disk Tape

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四、基本概念 块(block):相邻两级间的信息交换单位

命中率H:

CPU产生的有效地址可以直接在高

层存储器中访问到的概率。 失配率：1-H 失配损失：用低层存储器中相应块替换高层存

储器中的块，并将所访问的数据传送到请求访问的设备的时间。由访问时间和传送时间两部 分组成。

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五、性能的定性评价 命中率

与硬件速度无关，而与应用程

序的行为特性有关 平均存储访问时间

AMT=命中时间+失配率 失

配损(存储器等效访问时间)

块大小与失配率、失配损失、平均存储访问时间 之间的关系

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失效率与块大小之间的关系(1)当块大小过小时，失效率很高。随着块 大小的增加，由于有效地利用了程序的空间局 部性，失效率呈现下降趋势； (2)当高层存储器容量保持不变时，失效率 有一最低限值，此时块大小的变化对失效率没 有影响； (3)当块大小超过某定值后，(这一定值又 称为污染点),失效率呈现随块大小增加而上 升的趋势，这是由于在高层存储器容量不变的 情况下，增加块大小使高层存储器中的块数减 少，对利用程序的时间局部性不利：有用的信 息(不久将再次被使用的信息)被大块中的无 用信息替换出去，造成失效率上升。

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对CPU time 的影响 不支持存储器层次结构的系统中，由于所有的

存储访问都需要相同的时间，所以处理器的设 计相对简单 在存储器层次结构中对高层存储器的访问存在 失效问题，这意味着CPU必须能够处理可变的 存储访问时间 采用中断 检测所需信息是否在存储器层次结构的最高层 存储器

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六、四大基本设计问题(结构参数)Cache 如何设计、如何评价 映象方式

:相邻两级存储器中块的对应关系具体实现

映象机构：映象方式的

替换策略：发生失配而对应候选块又都是有效

块，如何选择有效候选块将它淘汰出去 写策略：写操作时采用什么策略保证两级存储

器间的数据一致性。写操作失配时是否将访问 块取入高层存储器

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4.2 Cache/Memory 存储器层次结构一、映象方式 直接映象(direct mapped):主存的一块 只能对应Cache的一特定行。 J = I MOD m (主存块号) (Cache 总块数) 全关联映象(fully

associative): 主存中的一 块能对应到Cache中的任意一行

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组关联映象(set

associative): 主存中的一块 能对应到Cache中一个特定组中的任意一行 上。若组中有n个块，则称其为 n路组关联。 J(组号) = I MOD G (Cache总组数)

注意：直接映象和全关联映象是组关联的特例 ： 直接：

直接映象是：1 路组关联 全相联：全相联是：m路组关联

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二、映象机构：判定是否命中Cache, 如何访问？ 标志存储器+数据存储器 每行还有控制位：有效位、修改位(脏位) CPU地址组成：标志+索引+块内偏移

关联程度越高，索引位越小