基于Libero的数字逻辑设计仿真及验证实验实验报告(7-8)

实验题目______基于Libero的数字逻辑设计仿真及验证实验(二)_________

4、 基本门电路、组合电路和时序电路的程序烧录及验证。 5、 数字逻辑综合设计仿真及验证。

实验报告

4、基本门电路、组合电路和时序电路的程序烧录及验证（3人小组共同完成）

一、实验目的

1、熟悉利用EDA工具进行设计及仿真的流程。

2、熟悉实验箱的使用和程序下载（烧录）及测试的方法。

二、实验环境及仪器

1、Libero仿真软件。

2、DIGILOGIC-2011数字逻辑及系统实验箱。

3、Actel Proasic3 A3P030 FPGA核心板及Flash Pro4烧录器。

三、实验内容

1、新建一个工程文件，将前面已经设计好的74HC00、74HC02、74HC04、74HC08、74HC32、74HC86实例文件导入，在SmartDesign窗口分别添加这6个模块，完成相应连线。按实验指导书P175的附录B.3中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。

2、新建一个工程文件，将前面已经设计好的74HC148、74HC138、74HC153、74HC85、74HC283实例文件导入，在SmartDesign窗口分别添加这5个模块，完成相应连线。按实验指导书P176的附录B.4中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。

3、新建一个工程文件，将前面已经设计好的74HC4511实例文件导入，在SmartDesign窗口添加这1个模块，完成相应连线。按实验指导书P173的附录B.2中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。

4、新建一个工程文件，将前面已经设计好的74HC74、74HC112、74HC194、74HC161实例文件导入，在SmartDesign窗口分别添加这4个模块，完成相应连线。按实验指导书P178的附录B.5中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。

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四、实验结果和数据处理

表4-1 74HC00输入输出状态

输入端 A 0 0 1 1 B 0 1 0 1 LED 亮 亮 亮 灭 输出端Y 逻辑状态 1 1 1 0

表4-274HC02输入输出状态

输入端 A 0 0 1 1 B 0 1 0 1 LED 亮 灭 灭 灭 输出端Y 逻辑状态 1 0 0 0

表4-374HC04输入输出状态

输入端 A 0 1 LED 亮 灭 输出端Y 逻辑状态 1 0

表4-474HC08输入输出状态

输入端 A 0 0 1 1 B 0 1 0 1 LED 灭 灭 灭 亮 输出端Y 逻辑状态 0 0 0 1

表4-574HC32输入输出状态

输入端 A 0 0 1 1 B 0 1 0 1 2

LED 灭 亮 亮 亮 输出端Y 逻辑状态 0 1 1 1 表4-674HC86输入输出状态

输入端 A 0 0 1 1 B 0 1 0 1 LED 灭 亮 亮 灭 输出端Y 逻辑状态 0 1 1 0

表4-7 74LS148输入输出状态

控制 十进制数字信号输入 I0 X 1 X X X X X X X 0 I1 X 1 X X X X X X 0 1 I2 X 1 X X X X X 0 1 1 I3 X 1 X X X X 0 1 1 1 I4 X 1 X X X 0 1 1 1 1 I5 X 1 X X 0 1 1 1 1 1 I6 X 1 X 0 1 1 1 1 1 1 I7 X 1 0 1 1 1 1 1 1 1 二进制数码输出 A2 1 1 0 0 0 0 1 1 1 1 A1 1 1 0 0 1 1 0 0 1 1 A0 1 1 0 1 0 1 0 1 0 1 状态输出 GS 1 1 0 0 0 0 0 0 0 0 EO 1 0 1 1 1 1 1 1 1 1 E1 1 0 0 0 0 0 0 0 0 0 注：X为任意状态

表4-8 74HC138输入输出状态

使能输入 数据输入 E3 X X 0 1 1 1 1 1 1 1 1 A2 X X X 0 0 0 0 1 1 1 1 A1 X X X 0 0 1 1 0 0 1 1 A0 X X X 0 1 0 1 0 1 0 1 译码输出 E1 1 X X 0 0 0 0 0 0 0 0 E2 X 1 X 0 0 0 0 0 0 0 0 Y0 1 1 1 0 1 1 1 1 1 1 1 Y1 1 1 1 1 0 1 1 1 1 1 1 Y2 1 1 1 1 1 0 1 1 1 1 1 Y3 1 1 1 1 1 1 0 1 1 1 1 Y4 1 1 1 1 1 1 1 0 1 1 1 Y5 1 1 1 1 1 1 1 1 0 1 1 Y6 1 1 1 1 1 1 1 1 1 0 1 Y7 1 1 1 1 1 1 1 1 1 1 0 注：X为任意状态

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表4-9 74HC153输入输出状态

选择输入 S1 X 0 0 1 1 0 0 1 1 S0 X 0 0 0 0 1 1 1 1 1I0 X 0 1 X X X X X X 数据输入 1I1 X X X 0 1 X X X X 1I2 X X X X X 0 1 X X 1I3 X X X X X X X 0 1 输出使能输入 输出 1Y 0 0 1 0 1 0 1 0 1 1E 1 0 0 0 0 0 0 0 0 注：X为任意状态

表4-10 74HC85输入输出状态

比较输入 级联输入 输出 A3 A2 A1 A0 B3 B2 B0 B1 IA>B IA=B IAB A=B A

表4-11 74HC283输入输出状态

进位输入 Cin 0 1 0 1 A4 0 1 0 0 4位加数输入 A3 0 1 1 1 A2 0 1 1 0 A1 0 1 1 0 B4 0 1 0 0 4位被加数输入 B3 1 1 0 1 B2 1 1 1 1 B1 0 1 0 0 Cout 0 1 0 0 输出加法结果和进位 S4 0 1 1 1 S3 1 1 0 0 S2 1 1 0 1 S1 0 1 1 1 X X 1 0 0 0 1 0 1 1 1 0 1 X X X X 1 0 0 1 0 0 0 0 1 X X X X X X 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 1 X X 0 1 0 0 1 0 1 1 1 0 1 X X X X 0 1 0 1 0 0 0 0 1 X X X X X X 0 1 1 0 1 0 1 X X X X X X X X 0 0 1 1 0 X X X X X X X X 0 0 0 0 0 X X X X X X X X 0 1 0 1 1 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 1 1 0 0 0 注：X为任意状态

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