基于FPGA的DDS波形发生器的设计论文(6)

哈尔滨工业大学华德应用技术学院毕业设计（论文）

4.2 DDS波形发生器模块划分

4.2.1 DDS波形发生器顶层模块

module dds( Clk, Rst_n, En, Lock, phase, K, data_sin, ); input Clk; input Rst_n; input En; input Lock; input [7:0] K; input [7:0] phase; output [31:0] data_sin; reg [8:0] addr; reg [7:0] K_buf; wire [8:0] addr_t;

always@(posedge Clk or negedge Rst_n) begin end

always@(posedge Clk or negedge Rst_n) begin if(~Rst_n)

-22-

if(~Rst_n)

K_buf <= 0; K_buf <= K; else if(Lock)

哈尔滨工业大学华德应用技术学院毕业设计（论文）

addr <= 0; else if(En)

addr <= addr + K_buf; end

assign addr_t = addr + phase; sin_rom uut1(

.addr(addr_t), .En(En),

.data_o(data_sin) ); endmodule

4.2.2 DDS波形发生器测试模块

module dds_tb(); reg Clk; reg Rst_n; reg Lock; reg En; reg [7:0] K; reg [7:0] phase; wire [31:0] data_sin; wire [31:0] data_saw; dds uut1(

.Clk(Clk), .Rst_n(Rst_n), .Lock(Lock), .phase(phase), .En(En), .K(K),

.data_sin(data_sin), ); initial begin

-23-

哈尔滨工业大学华德应用技术学院毕业设计（论文）

Clk = 0; Rst_n = 1; En = 0; phase = 0; #10 Rst_n = 0;

@(negedge Clk); @(negedge Clk) Rst_n = 1; @(negedge Clk) Lock = 1; K = 1;

@(negedge Clk) Lock = 0; @(negedge Clk) En = 1; #30000

@(negedge Clk) phase = 200; #30000

@(negedge Clk) Lock = 1; K = 10;

@(negedge Clk) Lock = 0; #30000 $stop; end

always #5 Clk = ~Clk; endmodule

-24-

哈尔滨工业大学华德应用技术学院毕业设计（论文）

4.2.3 DDS波形发生器ROM模块

module sin_rom( addr, En, data_o ); input [8:0] addr; input En; output [31:0] data_o; reg [31:0] mem[0:511]; initial begin end

assign data_o = En ? mem[addr] : 0; endmodule

$readmemh(\

4.3 DDS波形发生器功能仿真

DDS波形发生器各个模块设计好以后，利用Modelsim软件进行功能仿真，得到4种波形功能仿真波形图如图4-2、4-3、4-4和4-5所示。

图4-2正弦波的Modelsim功能仿真波形图

-25-

哈尔滨工业大学华德应用技术学院毕业设计（论文）

图 4-3方波的Modelsim功能仿真波形图

图 4-4三角波的Modelsim功能仿真波形图

-26-