中南大学计算机体系结构模拟试题试卷

中南大学考试试卷

2006 -- 2007 学年 一 学期 时间110分钟

计算机系统结构 课程 64 学时 4 学分 考试形式：闭卷

专业年级： 计算机04 总分100分，占总评成绩60 %

注：此页不作答题纸，请将答案写在答题纸上 一. 填空题。

1. 为提高计算机系统的并行性，可通过的技术途径有_流水线技术_________、资源重复和资源共享。 2. .按弗林(Michael J.Flynn)的观点，计算机系统可分为SISD、 SIMD 、MISD和MIMD四大类。 3. 为提高访Cache的命中率，Cache的预取算法可以有恒预取法和___________预取法。 4. 衡量主存性能的指标是访问时间、存储周期和__位价________。

5. 要实现两条指令在时间上重叠解释，首先是以增加硬件为代价的，其次，还要处理好指令之间可能存在的 相关问题 。 6. 互连网络的交换方法主要有线路交换、包交换、线路/包交换，SIMD互连网络多采用 交换，多处理机常采用包交换。 7. 为同时解释相邻两条或多条指令，常用的控制方式是重叠和____________。 8. 数组多路通道与设备之间的数据传送的基本单位是_____。

9. 多级互连网络的交换开关控制方式主要有三种，分别是______、单元控制和部分级控制。 10. 多处理机系统按照连接的紧密程度主要分两大类，分别是___________和松散耦合多处理机。

11. 衡量流水线性能通常有三种主要指标，它们是_____、_____和_____。

12. 按照Flynn分类法,根据指令流和数据流的不同组织方式,计算机系统的结构可以分为SISD(单指令流单数据流)、_____、_____和

_____。

13. 三种向量处理方式指_____、_____和_____。

14. 在CISC中，各种指令的使用频度相差悬殊，大致有以下的结果。大约有_____（比例）的指令使用频度较高，占据了_____（比例）

的处理机时间。

15. 从不同的角度，我们可以把流水线分成不同的类别。如果根据流水线各功能段是否有反馈信号来划分，可以分为_____和_____；

多功能流水线可以分为两种，即根据它在同一时间内是否能连成多种方式，可以分为_____和_____。 16. 计算机系统结构是计算机系统的软、硬件的分界面；计算机组成是计算机系统结构的逻辑实现；计算机实现是计算机组成

的 。

17. 开发并行性是为了并行处理，并行性有二重含义，即同时性和 性。

18. 某选择通道连接4台外设，其数据传送速率分别为500KB/s、400KB/s、350KB/s、250KB/s，则此选择通道的实际最大流量

为 KB/s。

19. Cache存储器更新主存的策略有二种，即写回法和 。

20. 假设高速缓存Cache工作速度为主存的5倍，且Cache被访问命中的概率为90%，则采用Cache后，能使整个存储系统获得的加速

比为 。

21. 解决通用寄存器相关的方法有两种，即推后相关单元的读和设置 。

22. 若多功能流水线各功能段同时可按不同运算或功能联接工作，则称此流水线为 流水线。

23. 在有8个处理器的混洗交换网络中，若要使第0号处理器与第7号处理器相连，需要经过2次混洗和 次交换。 24. 向量的处理方式有三种，即：横向处理方式、纵向处理方式和 处理方式。 25. 多处理机有紧耦合和 两种基本构型。 二. 解释下列术语

1. 数据表示 2. 程序局部性原理 3. 流水线的效率 4. 时空图 5.RISC 6.实页冲突 7.四功能交换开关 8。超标量流水线处理机 9．写回法 10。流水线的实际吞吐率

三.在CRAY-1向量处理机上，Vi为向量寄存器，设向量长度均为32，所用浮点功能执行部件的执行时间分别为：加法需6拍，乘法需7拍，从存储器读数需6拍，求倒数近似值需14拍，打入寄存器及启动功能部件（包括存储器）各需1拍。问如下指令组中的哪些指令可以链接执行？哪些可以并行执行？计算指令组中全部指令执行完所需的拍数。 V0 <--- 存储器 V2 <--- 1/V1 V4 <--- V1+V2 V5 <--- V3*V4

四.采用页式管理的虚拟存贮器，分时运行X、Y两道程序。其中X的页面地址流为A、C、B、E、A、C、B、C、A、

D、E、A、C、B、E；Y的页面地址流为3、5、4、2、5、3、1、3、2、5、1、3、1、5、2。替换算法为LRU，实存有8页位置。问：

（1）若给X程序分配3个实页，求其命中率。

（2） 试分析为这两道程序分别分配多少个实页最合理，并求出此时的系统平均命中率。

五. Given the following MIPS code:

Loop: LW R1, 500(R2) DADDI R1, R1, #5 LW R3, 0(R4)

DSUB R6, R1, R3 SW R6, 4(R4)

DADDI R4, R4, #8 DSUBI R10, R10, #1 BNEZ R10, Loop

a. Provide the pipeline timing diagram assuming that there is no forwarding and that branches are handed by flushing the pipeline as soon as the branch is determined in the ID stage, and only refilling the pipeline once the branch has been determined in the MEM stage. Show the first full iteration plus the first instruction after/next iteration. b. Repeat part a but assume forwarding is available and that branches are handled in the ID stage by assuming branch not taken, canceling the next instruction if the branch is taken.

c. Using the assumptions in part b, schedule the code to remove all or as many stalls as you can including trying to fill the branch delay slot. 六.

设有五级中断，中断级屏蔽位“1”对应开放，“0”对应屏蔽，中断响应次序为5→2→3→1→4，已知各中断处理程序的中断屏蔽位设置如表所示： 中断处中断级屏蔽位 1 2 3 4 5 理 级别 0 0 0 0 0 第1级 1 0 1 1 1 第2级 1 0 0 0 0 第3级 1 0 1 0 1 第4级 1 0 1 0 0 第5级 问： （1） 中断处理次序是什么？

（2） 在执行用户程序时，如出现4、5级中断请求，在处理5级中断请求时，又发生1、2、3级中断请求，

请画出中断处理过程的示意图（包括将交换PSW的时间段也表示出来）。 （3） 上面这五个中断请求的完成次序是什么？

?

七. We will compute how much faster an ideal machine (which has no hazards or penalties) is over a realistic MIPS pipeline with stalls/penalties

? Assume:

– A benchmark consists of 25% loads, 10% stores, 45% ALU operations, and 20% branches