eda复习资料整理

名词解释“

ASIC(application specific integrated circuit)专用集成电路 SOC(system on a chip)单片电子系统

EDA（electronic design automation）电子设计自动化 HDL（hardware description language）硬件描述语言

FPGA（field programmable gate array）现场可编程门阵列

CPLD（complex programmable logic device）现场可编程逻辑器件 CBIC（cell based integrated circuits）基于单元的集成电路 IP（intellectual property）知识产权

RTL（register transport level 寄存传输级

PROM(programmable read only memory 可编程序的只读存储器 PIA(programmable interconnect array 可编程直线阵 LUT（look up table 查找表

PLD（programmable logic devices 可编程逻辑器件 填空

1、 正确的基于EDA软件的FPGA / CPLD设计流程：原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试。

2、VHDL程序的5个组成部分分别为：实体（Entity）、构造体（Architecture）、配置（Configuration）、包集合（Package）、库（Library）。 3、 CPLD的可编程是主要基于什么结构：可编程与或阵列。

4、 VHDL描述行为的语句中有并行语句和顺序语句之分。只能当顺序语句使用的描述语句有很多，试列举出其中三种：IF语句、CASE语句、FOR循环语句（或：WHILE循环语句、无条件循环LOOP语句）。

5、 IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：软IP核（或软核）。

6、 VHDL的并行信号赋值语句，除了常见的一般信号赋值语句（如：C<=A and B;）外，还有两种形式，它们分别是：条件信号赋值语句（或：条件型）、选择信号赋值语句（或：选择型）。

7、流水线设计是一种优化方式，优化体现在 面积优化方法，可能会有速度优化效果_。 8、不完整的IF语句，其综合结果可实现时序电路_。 9仿真：时序仿真和功能仿真

10由基本门可构成两类数字电路：组合电路，在逻辑上输出总算当前输入状态的函数；时序电路，输出时当前系统状态与当前输入状态的函数，含有储存元件

11PLD分类：简单PLD:PROM,PLA,PAL,GAL,复杂PLD:CPLD,FPGA或者乘积项结构器件和基于查表结构的器件或者熔丝型器件和反熔丝型器件，EPROM型 EEPROM型 SRAM型FLASH型 12数据对象：变量，常量，信号；数据类型：标量型，复合型，存取型，文件型 简答

一EDA技术实现目标：a可编程逻辑器件FPGA/CPLD：直接面向用户，灵活性和通用性好； b半定制或全定制ASIC：门阵列，标准单元，全定制ASIC；C混合ASIC：面向用户的FPGA可编程和逻辑资源，和可方便调用和配置的硬件标准单元模块

二IP核：a软IP是语言描述的功能模块，不涉及用什么具体电路元件实现这些功能，弱点是在一定程度上使用后续工序无法适应整体设计；固IP是完成了综合的功能模块，有加大的设计深度，以网表文件的形式提交客户使用；硬IP提供设计的最终阶段产品：掩模

三自顶向下的系统设计方法:在整个设计流程中各设计环节逐步求精的过程。一个项目的设计过程包括从自然语言说明到HDL的系统行为描述，从系统的分解·RTL模型的建立·门级模型产生到最终的可以无力布线实现的底层电路，就是从高抽象级别到低抽象级别的整个设计周期。

流程：设计说明书，建立VHDL行为模型，HDL行为仿真，HDL-RTL级建模，前端功能仿真，逻辑综合，测试向量生成，功能仿真，结构综合，门级时序仿真，硬件测试，设计完成 四综合过程：将设计者在EDA平台上编辑输入的HDL文本，原理图或状态图形描述，在进行编译，优化，转换和综合，得到门级电路或更底层的电路描述网表文件。它的功能就是讲软件描述与给定的硬件结构用某种网表文件的方式对立起来，称为相应的映射关系

五ASIC设计方法和流程。方法：全定制方法：基于晶体管级的，手工设计版图的制造方法；半定制法：约束性设计方法，目的在于建华设计，缩短设计周期，降低设计成本，提高设计正确率，可分为门阵列法，标准单元法，可编辑逻辑器件法

一般流程：系统规格说明，系统划分，逻辑设计与综合，综合后仿真，版图设计，版图验证，参数提取与后仿真，制版和流片，芯片测试

六端口模式：IN输入端口，单项输出模式OUT输出单口，单项输出模式INOUT双向端口，输入输出双向端口BUFFER缓冲端口，允许反馈

七信号与变量赋值语句功能的比较：信号，作用于电路中的信号连线，在整个结构体内的任何地方都能使用，在进程的最后才对信号赋值，有延时，信号赋值类似于非阻塞式赋值；变量，用于作为郡城中局部数据存储单元，只能在所定义的进程中使用，立即赋值，无延时，变量赋值类似阻塞式赋值。

八时序电路清零的方式，如何实现

九，状态机信号输出方式：mealy型，同步输出状态机，输出时当前状态和所有输入信号函数；moore行，异步输出状态机，输出物当前状态的函数 十排除毛刺，时延方式，使用时序元件或电路对通道上的信号进行适当的延时，或延时采样；逻辑方式，从电路上控制输出信号；定时方式，用户两个计数器对输入信号的高电平和低电平的持续时间计数，并对其进行判断 编程

8位移位寄存器 Library ieee;

Use ieee.std_logic_1164.all; Entity shft is

Port(clk,load:in std_logic;

din:in std_logic_vector(7 downto 0); Dout:out std_logic_vector(7 downto 0); qb:out std_logic); End shft;

Architecture behav of shft is

Signal reg8:std_logic_vector(7downto 0); Begin

Process(clk,load) Begin

If clk'event and clk='1' then If load='1' then reg8<=din;

Else reg8(6downto0)<=reg8(7downto1);

End if; End if;

End process;

Qb<=reg8(0);dout<=reg8; End behav; 半加器程序 library ieee;

use ieee.std_logic_1164.all; entity h_adder is

port(x,y:in std_logic;

co,so:out std_logic); end entity h_adder;

architecture adder of h_adder is begin

so<=x xor y; co<=x and y;

end architecture adder; 一位二进制全加器程序 library ieee;

use ieee.std_logic_1164.all; entity f_adder is

port(a,b,c:in std_logic;

cout,sum:out std_logic); end entity f_adder;

architecture fd1 of f_adder is component h_adder port(x,y:in std_logic;

co,so:out std_logic); end component; component or2a

port(x,y:in std_logic; z:out std_logic); end component; signal d,e,f:std_logic; begin

u1:h_adder port map(x=>a,y=>b,co=>d,so=>e); u2:h_adder port map(x=>e,y=>c,co=>f,so=>sum); u3: or2a port map(x=>d,y=>f,z=>cout); end architecture fd1; 十进制加法计数器 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS

PORT(CLK,RST,EN : IN STD_LOGIC;

CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : 0UT STD_LOGIC …… 此处隐藏：3296字，全部文档内容请下载后查看。喜欢就下载吧 ……