[精品]基于FPGA的I2C接口程序实现毕业论文

郑州轻工业学院

可编程数字系统设计

题 目 基于FPGA的I2C接口程序实现 学生姓名 吕 彦 梅 专业班级 电子信息工程10-2班 院 （系） 电气信息工程学院 指导教师 完成时间

给予FPGA的I2C接口程序实现

摘 要

串行扩展接口的发展是新一代单片机技术的显著特点，其中I2C 总线功耗低，结构简单，使用灵活，被广泛应用于视频、音像等各类设备中。

本课题首先研究了IIC 总线的规范，简要介绍了Quartus Ⅱ设计平台，以及FPGA 的设计流程。在此基础上，重点介绍了IIC 接口的总体设计方案，详细描述时序状态机的工作原理和Verilog HDL 语言的实现，以及在Quartus Ⅱ平台上的时序仿真。本系统采用了自顶向下的设计方法，利用了Verilog HDL 语言的结构描述风格，把整个设计分成6 个模块，时钟分频模块，寄存器组模块，数据接收模块，数据发送模块，输出缓冲模块，时序控制模块，顶层模块也采用语言描述。在QuartusⅡ平台上，实现系统的功能和仿真。

关键词 现场可编程逻辑门阵列 IIC总线 状态机 时序仿真

1.绪论

1.1 IIC总线的优点

作为一种串行总线，IIC总线虽没有并行总线的数据吞吐能力，但它具有如下优点：

1、仅由两根信号线组成，节省了芯片IO、节省PCB面积、节省成本等。 2、总线上可同时挂接多个器件，器件之间是靠不同的编址来区分的，而不需要附加的IO线或地址译码部件。

3、总线可裁减性好。在原有总线连接的基础上可以随时新增或者删除器件。 4、总线电气兼容性好。IIC总线规定器件之间以开漏IO互联，这样，只要选取适当的上拉电阻就能轻易实现3V5V逻辑电平的兼容，而不需要额外的转换。

5、支持多种通信方式。一主多从是最常见的通信方式。此外还支持双主机通信、多主机通信以及广播模式等等。

6、兼顾高低速通信。IIC总线标准传输速率为100kbits，在快速模式下为400 kbps，高速模式下为3.4Mbits。IIC总线的通信速率也可以低至几kbps以下，用以支持低速器件或者用来延长通信距离。

IIC总线带来的这些好处，得到了广大工程师的青睐。在通信，音视频，智能仪表、工控领域都得到了应用。

1.2 课题的主要工作

作为一款经典的串行通讯总线，IIC总线接口IP核已被越来越广泛的集成到SoC中。本文通过用Verilog HDL语言在FPGA上实现一个IIC总线接口，它可作为IP核集成到SOC中。研究内容主要包括以下方面：

1、深入研究IIC协议规范。

2、用Verilog HDL硬件描述语言设计基于FPGA的IIC总线接口，做到数据传输能够有序、有效地进行。

3、用QuartusⅡ软件对每一个模块进行编译生成单个电路模块。 4、在QuartusⅡ平台上，对设计进行分析、综合、功能和时序仿真。

2 IIC总线协议研究

2.1 IIC总线概述

2.1.1 IIC总线简介

IIC总线支持任何IC生产过程，包括CMOS、NMOS、双极性，用两根信号线进行数据传输——串行数据线（SDA）和串行时钟线（SCL）。它允许若干兼容器件(如存储器、AD和DA转换器，以及LED、LCD驱动器等)共享总线。图2.1是IIC总线结构。

图2.1 典型的IIC总线结构

每个器件都有唯一的地址，而且都可以作为一个发送器或接收器，由器件的功能确定，。IIC总线上所有器件依靠SDA发送的地址信号寻址，不需要片选线。任何时刻总线只能由一个主器件控制，各从器件在总线空闲时启动数据传送，由IIC总线仲裁来决定哪个主器件控制总线。表2-1给出了IIC总线常用的术语定义。 表2-1 IIC总线术语定义

术语 发送器 接收器 主机 从机 多主机 仲裁 描述 发送数据到总线的器件 从总线接收数据的器件 初始化发送产生时钟信号和终止发送的器件 被主机寻址的器件 同时有多于一个主机尝试控制总线但不破坏报文 多主机同时尝试控制总线但只允许其中一个主机控制总线并使报文不被破坏的过程 同步

两个或多个器件同步时钟信号的过程 2.1.2 IIC总线的电气特性与结构

在系统中，IIC总线的典型接法如图2.2所示，注意连接时需要共地。SDA和SCL都是双向线路，为了使总线上所有电路的输出能实现“线与”功能，各个IIC总线

的接口电路的输出端必须是漏极开路或集电极开路结构，输出端必须接上拉电阻，上拉电阻一般取值3~10KΩ。

图2.2 IIC总线的器件连接 开漏结构的好处是：

1、当总线空闲时，这两条信号线都保持高电平，因各设备都是开漏输出，上拉电阻，使SDA和SCL线都保持高电平，不会消耗电流。任一设备输出的低电平都使相应的总线信号线变低，即总线上的所有器件都达到高电子状态时，IIC总线才能达到高电平，从而使总线上的高速器件和慢速器件工作同步。

2、电气兼容性好。上拉电阻接5V电源就能与5V逻辑器件接口，上拉电阻接3V电源又能与3V逻辑器件接口。

3、因为是开漏结构，所以不同器件的SDA与SDA之间、SCL与SCL之可以直接相连，不需要额外的转换电路。

2.2 IIC总线的位传输

由于IIC总线的器件有不同种类的工艺，逻辑“0”或“1”的电平不是固定的。在IIC总线每传输一位数据就有一个时钟脉冲相对应，其逻辑“0”或“1”的信号电平取决于该节点的正端电源Vdd的电压。

2.2.1 数据的有效性

IIC总线数据传输时，在时钟线高电平期间数据线上必须保持稳定的逻辑电平状态，高电平为数据1，低电平为数据0。只有在时钟线为低电平时，才允许数据线上的电平状态变化。如图2.3所示。

图2.3 IIC总线上的数据有效性

2.2.2 总线数据传输的起始和终止