EDA课程设计 - 图文(2)

10、在图1.8中单击保存按钮，屏幕如图1.9所示；

图1.7放置所有元件符号的屏幕

图1.8 完成全部连接线的屏幕

11、在图1.9中，检查File Name的文本编辑框为dff.gdf（因为项目名为dff，故在缺省情况下，均是在项目名下加不同的扩展名）；

12、在图1.9中单击0K按钮，屏幕如图1.8所示；

图1.9 欲保存文件前的屏幕

13、在图1.8中，单击编译器快捷方式按钮

，屏幕如图1.10所示；

14、在图1.10中，单击Processing菜单，检查Timing SNF Extractor选项，使其被选中（即该行前有对号），处理完后，再次回到图1.10的环境下；

15、在图1.10中，单击Assign－Device菜单，屏幕如图1.11所示；

16、完成如图1.11所示的选择后，单击ok按钮，再次回到图1.10的环境下；

图 1.10 编译器屏幕

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图1.11 选择待编程芯片的屏幕

17、在图1.10中，单击Start按钮后，计算机开始处理数据，其进度情况用一水平红线表示，结束后屏幕如图1.12所示；

18、在图1.12中，如果有“0 errors”和“0 warnings”字符出现，则表示编译完全通过，单击OK按钮后，屏幕显示如图1.10所示；

19、关闭该窗口，屏幕显示如图1.8所示；

20、在图1.8中（此处认为实验板已安装妥当，有关安装方法见实验板详细说明）单击

按钮，屏幕显示如图1.13所示。

21、在图1.13中点击“Configure”即可进行下载，如需要进行引脚分配，可以参照本公司提供的引脚分配图。（附录三）

1.12 完成编译后的屏幕

图1.13 下载对话框

1.2 文本编辑 （VHDL）

这一节中将向读者简单介绍如何使用MAX+PLUSEII软件进行文本编辑。

文本编辑（VHDL）的操作如下：

1、建立我们的abc项目如图1.14所示：

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频 率 计

一、设计目的：

1、进一步了解EDA语言功能

2、了解EDA在高频工作下的优势，这是单片机无法比拟的 二、设计原理：

采用一个标准的基准时钟，在单位时间如（1s）里对被测信号的脉冲数进行计数，即为信号的频率。

8位数字频率计的顶层框图（endfreq.gdf）如图7.1所示，整个系统可分为四个模块：控制模块、计数测量模块、锁存器模块和显示模块。

1、控制模块（testctl.vhd）：

控制模块的作用是产生测频所需要的各种控制信号。控制信号的标准输入时钟为1HZ，每两个时钟周期进行一次频率测量。该模块产生的3个控制信号，分别为teten，load，clr_cnt。Clr_cnt信号用于在每次测量开始时，对计数器进行复位，以清除上次测量的结果，该复位信号高电平有效，持续半个时钟周期的时间。Teten为计数允许信号，在teten信号的上升沿时刻计数模块开始对输入信号的频率进行测量，测量时间恰为一个时钟周期（正好为单位时间1s），在此时间里对被测信号的脉冲数进行计数，即为信号的频率。然后将值锁存，并送到数码管显示出来。设置锁存器的好处是使显示的数据稳定，不会由于周期性的清零信号而不断闪烁。在每一次测量开始时，都必须重新对计数器清0。

待测信号 teten 锁存 控制 计数 标准时钟 load 模块 模块 .. clr_cnt 锁存器 显示 模块 图7.1 8位数字频率计的原理框图

控制模块的几个控制信号的时序关系如图7.2所示。从图中可看出，计数使能信号tsten在1s的高电平后，利用其反相值的上跳沿产生一个锁存信号load，随后产生清0信号上跳沿clr_cnt。

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clk

teten load

clr_cnt

图7.2 控制信号时序关系

2、计数模块（count10.vhd）：

计数器模块是由8个带有异步清零端，进位信号输出的模为10的计数模块级连而成

3、锁存器模块（reg32b.vhd）：

锁存器模块也是必不可少的，测频模块测量完成后，在load信号的上升沿时刻将测量值锁存到寄存器中，然后输出到显示模块。

4、显示模块（display.gdf）：

该模块在单片机实验已经详细阐述，这里就不再讲述。 三、连线：

1、实验板右下方频率源 CLK1接任意频率作为扫描频率。 2、CLK5接1HZ作为门控信号。

3、从实验板中部管脚接线区第60脚引出线，另一头接到实验板右上方的CLK1、CLK2、CLK3、CLK4、 CLK5的任意一个管脚。 四、仿真步骤：（程序：1K30\\freq\\endfreq.sof）

1、在MAX+plusⅡ软件中，按如下顺序点击“File→project→name”出现如下对话框（图7.3），打开e:\\ 1k30\\freq文件夹，在对话框左端选择项目endfreq,点击OK。

图7.3

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2、点“MAX+PLUSⅡ→programmer”后在点”JTAG→multi-device jtag chain setup”出现如下对话框(图7.4)，将e:\\ 1k30\\freq\\endfreq.sof项目添加到“multi-device jtag chain setup”, 点 ADD回到“Programmer”对话框 , 点“Configure”即下载。

图7.4

现将原程序如下说明：

---打开count10.vhd 原文件

--带清零和进位输出的十进制同步计数器 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity count10 is

port( cp: in std_logic; --系统时钟输入 (12M)

clr: in std_logic; --清零信号输入 db: out std_logic_vector( 3 downto 0); --计数信号输出 a: in std_logic; --计数脉冲输入 s: out std_logic; --微分信号输出 CY: out std_logic --进位信号输出

);

end count10;

architecture beha of count10 is

signal q: std_logic_vector( 3 downto 0); signal q1,q2: std_logic; signal EC: std_logic; begin

process(cp,clr) begin

IF CLR='1' THEN

q<= ( others=>'0'); -- 计数器清零

elsif (cp'event and cp='1') then

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