运算放大器电路及版图设计报告(2)

(6)非零输出电阻

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或者等于

。对于CMOS放大器，其值大致在60dB80dB之间。共模抑制比表明的是运

CMOS多用途多级运算放大器的设计

实际的运算放大器的开环输出电阻并不为零。带输出缓冲的放大器，它的输出电阻大致在0.1 5kΩ范围内;而不带输出缓冲级的放大器，它的输出电阻要大的多，这将增加对连接到输出的电容充放电的时间，也就是降低了运算放大器的速度和最高的信号频率。

(7) 噪声

MOS晶体管由于它本身的结构、工艺技术和在运算放大器中的偏置条件等原因，在低频情况下显示了较高的闪烁噪声，而在高频情况下热噪声是主要的。这些噪声晶体管在运放的输出端产生了噪声电压，除以电压增益等效为输入噪声电压源，它严重影响了运算放大器的动态范围。

(8)DC功耗

理想放大器中没有任何的直流功耗，而在实际的运放中，运算放大器的直流功耗的典型值为0.2510mW。

上述 描 述 的都是在实际的运算放大器的设计过程中所要考虑的主要参数，但这些参数之间的实现是相互矛盾的。要实现某些参数就要以牺牲其它性能指标为代价，因此，要设计一个高性能的运算放大器，多方面的优化是一个非常关键的问题。

2.3 CMOS运算放大器的常见结构

2.3.1单级运算放大器

运算放大器是一种有足够高的正向增益的放大器(受控源)，当加上负反馈时，其闭环转移函数和运放增益无关。根据不同的应用，运算放大器所采用的结构是不一样的,运放的基本结构图如图2.2所示。

图2.2 运放基本结构

单级放大器的增益2.3.2简单差分放大器

,式中为输入端跨导，为输出电阻。

如图2.3是单端输出的差分放大器的结构图。电路的小信号、低频电压增益等于

//

），大约在50倍左右。可以看出，简单差分放大器的增益比较低。增加增益的

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CMOS多用途多级运算放大器的设计

方法有两种:增加输入器件的跨导或者是增加整个电路的输出电阻。器件的跨导

，减小器件的沟道长度可以增加跨导，但同时它也降低了输出电阻(由于

沟道调制效应)。因此，它是降低而不是增加了放大器的增益。另外，从电路的面积和功耗方面来说，靠增加器件的宽度和偏置电流来增大器件的跨导也是不可取的。总的来说，最直接有效的方法就是增加放大器的输出电阻。

图2.3 简单差分放大器

2.3.3折叠式共源共栅(Folded-cascode)放大器

折叠式共源共栅放大器是目前使用最为广泛的单级放大器之一，它解决了套叠式共源共栅放大器无法连接成单位缓冲器结构的缺陷.由于它的输出电阻比较高，因此常做单级运算跨导放大器(OTA)来使用。图2.4是采用n沟道差分输入的共源共栅放大器。

电路中，负载电容和补偿电容是同一器件。在两极放大器中因负载电容而产生的非主极点在此电路中并不存在，因此它可以获得较高的闭环增益带宽。同时，共源共栅结构本身的Mille电容小，在高频下，电源抑制作用也没有降低。

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图2.4折叠式共源共栅放大器

2.4版图的相关知识

2.4.1版图介绍

集成电路版图是电路系统与集成电路工艺之间的中间环节，是一个必不可少的重要环节。通过集成电路版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原为基于硅材料的立体结构。因此，版图设计是一个上承电路系统，下接集成电路芯片制造的中间桥梁。 2.4.2硅栅CMOS工艺版图和工艺的关系

1. N阱——做N阱的封闭图形处，窗口注入形成P管的衬底

2. 有源区——做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层

3. 多晶硅——做硅栅和多晶硅连线。封闭图形处，保留多晶硅。 4. 有源区注入——P+,N+区。做源漏及阱或衬底连接区的注入 5. 接触孔——多晶硅，扩散区和金属线1接触端子。 6. 金属线1——做金属连线，封闭图形处保留铝 7. 通孔——两层金属连线之间连接的端子 8. 属线2——做金属连线，封闭图形处保留铝

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2.4.3 Tanner介绍

Tanner集成电路设计软件是基于Windows平台的用于集成电路设计的工具软件，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。L-Edit是Tanner Tools Pro工具软件中的一个软件包，可以在同一窗口中进行版图设计、设计规则检查、网表提取、标准单元自动布局与连线等工作。配合在S-Edit中建立的相应电路，可以在Tanner Tools Pro提供的另一个工具LVS完成布局与电路的比对。

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第三章 电路设计

3.1总体方案

运放总体框图见设计任务书图1。该运放由三级放大组成，可通过开关控制，选择单级、两级、三级组成放大器，以获得不同的增益和带宽。为保证放大器的稳定性，选做单级放大时，需进行米勒补偿，作为两级和三级放大时，需进行极间补偿。

3.2各级电路设计

OTA设计参数：最大负载电容20pF，第一级GBW达到0.4MHz一级增益20dB，二级增益65dB，三级增益95dB。 3.2.1第三级电路设计

采用PMOS差分对作为输入的简单OTA，画出电路结构，设计宽长比，仿真，通过不断改宽长比，仿真，直到达到设计要求为止。其电路结构和偏置电路如图3.1所示。

VddPMOSVbM35w = 55ul = 8uVddPARAMETERS:w = 4uv = 1vPMOSw = 8ul = 58uM2VbVddinpPMOSw = 80ul = 2uM31C220pVDBPMOSw = 80ul = 2uM32C120pVPinnw = 3uM3l = 30uNMOSVdd0PMOSw = 3ul = 30u0outnoutp0M27cmfbcmfbw = 10uM33l = 10uNMOSM34w = 10ul = 10uNMOSinn1Vac3.2vV43.2vinpVddV25VdcV3w = 3uM6l = 75uNMOS00000

图3.1 第三级电路图

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加上偏置电路，和负载电容，仿真结果如图3.2

200150100500-50-1001.0HzVDB(outn)10HzVP(outp)100Hz1.0KHz10KHz Frequency100KHz1.0MHz10MHz100MHz

图3.2 第三级仿真结果

由仿真结果知带宽GBW=311KHz，增益为40dB，相位裕度91°，基本满足设计要求。 3.2.2第二级电路设计

采用NMOS作为输入的全差分折叠式共源共栅OTA，设计过程同前，其电路结构和偏置电路如图3.3所示。

VddVddw = 3ul = 30uM71NMOSVdd0PMOSl = 30uw = 3uM72w = 3ul = 30uPMOSM55VcascpVmVddPMOSw = 5ul = 2uM54Vsourcepw = 3uVcascnl = 11uM53NMOSPMOSM271M51w = 3ul = 50uPMOSPMOSM52w = 3ul = 20uVddM78NMOSw = 3ul = 15uw = 6ul = 2uPMOSM203VsourcepPMOSw = 6ul = 2uM204VddVdd0Vddw = 3ul = 90uPMOSw = 6ul = 2uM205innM201w = 8uinp2l = 8uNMOSVcascpPMOSw = 6ul = 2uM206M202inn2NMOSinpw = 8ul = 8u0w = 3uM61l = 2uNMOSw = 4ul = 2uM207NMOS0VcascnM208w = 4ul = 2uNMOSl = 30uw = 3uM73NMOS0w = 3ul = 30uM58NMOSw = 3uM57l = 20uNMOSw = 3uM56NMOS0l = 30u0cmfb0w = 3ul = 30uM212NMOSVb2w = 5ul = 2uM2 …… 此处隐藏：2902字，全部文档内容请下载后查看。喜欢就下载吧 ……