数字电路课程设计-电子秒表的设计 - 图文(2)

控制器电路

6NOTDFFDPRNQOUTPUTCNTENST_STINPUTVCCCLRN1CLRINPUTVCCNOT7

控制器ctrl模块如上图所示。它在“启/停”信号ST_ST和复位信号CLR的作用下完成对计数使能信号CNTEN的控制。任何时候只要CLR=1，则CETEN=0，所以它是异步清零；ST_ST是一个反复键，当CLR无效时，每一个ST_ST脉冲都会使CETEN反向，该信号作用于 控制计时器的计时，当取值为1时允许计时器计时，当取值为0时不允许计时器计时。

下图为它的仿真波形图。

时钟产生电路

VCCVCCNOT74160LDNABCDENTENPCLRNCLKINPUTVCCinst74160LDNABCDENTENPCLRNGNDinst4QAQBQCQDRCOQAQBQCQDRCOAND3OUTPUTDIV_40inst5CLKCOUNTERCLKinst1COUNTERDIV_10OUTPUT

时钟产生电路clkgen模块如上图所示。它完成对输入时钟信号分频，并输出四十分频信号DIV_40和十分频信号DIV_10，即25Hz去抖动时钟信号和100Hz计时器标准计时信号。clkgen模块可方便的由中规模TTL集成电路74160实现。

下图为它的仿真波形图。

计时电路

NOTAND2111074160LDNABCDENTENPCLRNCLK174160A[0]A[1]A[2]A[3]74160B[0]B[1]B[2]B[3]74160C[0]C[1]C[2]C[3]cntenINPUTVCCQAQBQCQDRCOLDNABCDENTENPCLRNCLK2QAQBQCQDRCOLDNABCDENTENPCLRNCLK3QAQBQCQDRCOLDNABCDENTENPCLRNCLK4QAQBQCQDRCOD[0]D[1]D[2]D[3]COUNTERCOUNTERCOUNTERCOUNTERclkINPUTVCCclrINPUTVCCNOT74160LDNABCDENTENPCLRNCLK5E[0]E[1]E[2]E[3]74160LDNABCDENTENPCLRNCLK6F[0]F[1]F[2]F[3]NOTAND2151213QAQBQCQDRCOQAQBQCQDRCOOUTPUTA[3..0]OUTPUTOUTPUTOUTPUTOUTPUTOUTPUTB[3..0]C[3..0]D[3..0]E[3..0]F[3..0]COUNTERCOUNTER 计时电路cntblk模块如图所示。它在控制信号cnten和clr的作用下完成对输入的clk信号进行计数。由于clk信号是标准的100Hz信号，因此一百进制计数器的进位输出就是1秒，对秒进行六十进制计数就得到1分，对分又六十进制计数，所以最大计数值为59:59:59，因起始值是00:00:00，故其最大的计时长度为1小时。cntlk模块将输出计时结果。 下图为cntblk模块的仿真波形图。

50000分频电路

因为系统要求输入的是1KHz频率，而开发板的系统频率为5MHz，所以要对系统频率进行

50000分频。这里选择用VHDl设计。代码如下：

library ieee; --定义库文件 use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;

entity div_50000 is port( clk:in std_logic; clk_fp:out std_logic);

end entity;

architecture one of div_50000 is signal n:integer range 0 to 24999;

signal cp:std_logic;

begin process(clk)

begin

if clk'event and clk='1' then

if n<24999 then

n<=n+1; else

n<=0;cp<=not cp;

end if; end if; end process; clk_fp<=cp; end one;

其波形仿真如下：

显示译码电路

Y1742441GN1A11A21A31A4A[3..0]INPUTVCCA[0]A[1]A[2]A[3]Y274481Y11Y21Y31Y4ABCDLTNRBINBIN54B[3..0]INPUTVCCB[0]B[1]B[2]B[3]342GN2Y12A12Y22A22Y32A32Y42A4OCTAL BUF.OAOBOCODVCCOEOFOGRBONLED[1]LED[2]LED[3]LED[4]LED[5]LED[6]LED[7]OUTPUTLED[7..1]OUTPUTBCD TO 7SEGNAND2S[2..0]Y3C[3..0]INPUTVCC742441GN1A11A21A31A41Y11Y21Y31Y4instC[0]C[1]C[2]C[3]Y4D[0]D[1]D[2]D[3]74161LDNABCDENTENPCLRN74138QAQBQCQDRCOY0NAY1NBY2NCY3NG1Y4NG2ANY5NG2BNY6NY7N563:8 DECODERD[3..0]INPUTVCC2GN2Y12A12Y22A22Y32A32Y42A4OCTAL BUF.38Y1Y2Y3Y4Y5Y6VCCVCCY5742441GN1A11A21A31A41Y11Y21Y31Y4CLK51E[3..0]INPUTVCCE[0]E[1]E[2]E[3]Y6F[0]F[1]F[2]F[3]CLKCOUNTERGNDF[3..0]INPUTVCC2GN2Y12A12Y22A22Y32A32Y42A4OCTAL BUF.inst7INPUTVCC 显示译码电路disp模块如上图所示。该模块有三个功能，首先它完成对输入的6组向量信号的选择，其中被选择的信号由S[2..0]决定，即当S[2..0]=“00”时，选中A，“01”时选中B，“05”时选中F；其次它还对选中的信号进行BCD-七段显示的译码；再次要完成位选信号的产生于输出。下图为它的仿真波形图。disp模块中位选信号的产生只用了一个74161接成六进制计数器即可，为了实现对输入的6个信号的选择再用一个74244，利用它的三态功能实现该部分电路。