数字电子钟实验报告(3)

门后产生一个上升沿，使D触发器翻转到0状态，74LS191又回到置数状态。

如果出现某些整点数不准确，主要原因是逻辑控制电路中的与非门延时时间不够，产生了竞争冒险现象，可以适当增加与非门的级数或接入小电容进行延时。 三、主要仪器设备

装有AD、Proteus软件的电脑，各类元件，镊子，焊锡，电烙铁等 四、操作方法和实验步骤

1.实验电路的设计：

①由图2.1所示的数字钟系统组成框图，按照信号的流向分级安装，逐级级联。 ②级联时如果出现时序配合不同步或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时，如果显示字符变化很快，模糊不清，可能由于电源电流的跳变引起，可以在集成电路器件的电流端Vcc加退耦滤波电容。

③画数字钟的主题逻辑电路图。经过联调并纠正设计方案中的错误和不足，再测试电路的逻辑功能是否满足设计要求，最后画出满足设计要求的总体逻辑电路图。

2.实验电路的仿真

①在Proteus软件中绘制电路图。

②依次进行主体电路和各扩展电路的功能仿真，观察各电路模块的功能是否满足需求，必要时在关键节点添加示波器探针观察电路的波形情况。根据仿真结果对电路进行适当的调整。

3.PCB板的绘制 4.实验电路的装调 五、设计方案及仿真分析

1.实验电路的设计： ①主体电路

图5.1 主体电路

图5.2 振荡器

图5.3 计数器

图5.3 译码显示

②扩展电路

图5.4 正点报时

图5.5 仿广播电台正点报时

图5.6 定时控制

图5.7 音响电路

图5.8 电源电路

2.实验电路的仿真： ①计时显示功能

起初仿真发现小时、分、秒的数字都能够正常显示，且分、秒为60进制，但小时信号出现满7复0的状况，即状态为0→1→2→3→4→5→6→7→10→11→12。此时我们的局部电路如图5.9所示：

图5.9 原小时计数显示电路