EDA电力电子课程设计报告

东北大学电力电子设计程序报告

一、设计实验目的： (2)

二、设计实验说明： (2)

三、数字时钟组成及功能： (2)

四、设计内容及步骤： (2)

六、设计输入与仿真输出 (2)

七、实验总结 (12)

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一、设计实验目的：

在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字时钟的硬件功能。

二、设计实验说明：

1、数字时钟主要由：分频器、扫描显示译码器、六十进制计数器（或十进制计数器与6进制计数器组成）、六十进制计数器（或十进制计数器与6进制计数器组成）、十二进制计数器（或二十四进制计数器）电路组成。在整个时钟中

计时脉冲，

最关键的是如何获得一个精确的1H

Z

2、数字时钟显示由时（12或24进制任选）、分（60进制）、秒（60进制）组成，利用扫描显示译码电路在六个数码管显示。

三、数字时钟组成及功能：

计时脉冲；

1、分频率器：用来产生1H

Z

2、十二或二十四进制计数器：对时进行计数

3、六十进制计数器：对分和秒进行计数；

4、六进制计数器：分别对秒十位和分十位进行计数；

5、十进制计数器：分别对秒个位和分个位进行计数；

6、扫描显示译码器：完成对7字段数码管显示的控制；

四、设计内容及步骤：

1、根据电路持点，用层次设计概念。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念；

2、软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合；

3、适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有更深一步了解。熟悉了CPLD/FPGA设计的调试过程中手段的多样化；

4、按适配划分后的管脚定位，同相关功能块硬件电路接口连线；

5、所有模块尽量采用VHDL语言设计。

六、设计输入与仿真输出

（一）、分频器程序

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity fenpin2 is

port(clk:in std_logic;

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clk_out:out std_logic);

end;

architecture art of fenpin2 is

signal count:integer range 0 to 4999999;，

signal clk_data:std_logic;

begin

process(clk,count)

begin

if clk'event and clk='1' then

if count=4999999 then

count<=0;

clk_data<=not clk_data;

else count<=count+1;

end if;

end if;

clk_out<=clk_data;

end process;

end art;

仿真输出：

分频器实现将5MHZ调频到1HZ，是通过统计脉冲的个数，将多个脉冲合并成一个脉冲输出，从而实现调频的目的。

（二）、设置端程序

该程序主要作用是控制秒，分，时脉冲和进位信号，使能端控制以及时间设置

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

ENTITY adjuster IS

PORT(

-- 输入时钟1Hz

CLK1HZ : IN STD_LOGIC;

-- 双键校时:SET & MODE

SET : IN STD_LOGIC;

MODE : IN STD_LOGIC;

-- 计数使能，接VCC

EN : IN STD_LOGIC;

-- 秒计数器进位输出

S_ENOUT : IN STD_LOGIC;

-- 分计数器进位输出

M_ENOUT : IN STD_LOGIC;

-- 输出信号

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CLK : OUT STD_LOGIC;

-- 输出使能

S_CE : OUT STD_LOGIC;

M_CE : OUT STD_LOGIC;

H_CE : OUT STD_LOGIC

);

END adjuster;

ARCHITECTURE rtl of adjuster IS

SIGNAL SEL : STD_LOGIC;

SIGNAL SCE_REG : STD_LOGIC;

SIGNAL MCE_REG : STD_LOGIC;

SIGNAL HCE_REG : STD_LOGIC;

SIGNAL CON : INTEGER RANGE 0 TO 3 := 0;

BEGIN

------------------------------------------------------------ -- 模为4的计数器

------------------------------------------------------------ COUNT:PROCESS(MODE,SET)

BEGIN

IF rising_edge(MODE) THEN

IF CON = 3 THEN

CON <= 0;

ELSE

CON <= CON + 1;

END IF;

END IF;

END PROCESS;

------------------------------------------------------------ -- 译码输出

------------------------------------------------------------ CON_PRO:PROCESS(CON)

BEGIN

CASE CON IS

WHEN 0=> SEL <= '1';

SCE_REG <= '0';

MCE_REG <= '0';

HCE_REG <= '0';

WHEN 1=> SEL <= '0';

SCE_REG <= '1';

MCE_REG <= '0';

HCE_REG <= '0';

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WHEN 2=> SEL <= '0';

SCE_REG <= '0';

MCE_REG <= '1';

HCE_REG <= '0';

WHEN 3=> SEL <= '0';

SCE_REG <= '0';

MCE_REG <= '0';

HCE_REG <= '1';

WHEN OTHERS => SEL <= '0';

SCE_REG <= '0';

MCE_REG <= '0';

HCE_REG <= '0';

END CASE;

END PROCESS;

------------------------------------------------------------

-- 2选1数据选择器

------------------------------------------------------------

SEL_PRO:PROCESS(SEL)

BEGIN

CASE SEL IS

WHEN '0'=> S_CE <= SCE_REG;

M_CE <= MCE_REG;

H_CE <= HCE_REG;

CLK <= SET;

WHEN '1'=> S_CE <= EN;

M_CE <= S_ENOUT;

H_CE <= M_ENOUT;

CLK <= CLK1HZ;

WHEN OTHERS => S_CE <= EN;

M_CE <= S_ENOUT;

H_CE <= M_ENOUT;

CLK <= CLK1HZ;

END CASE;

END PROCESS;

END rtl;

仿真输出：

双键校时端SET、MODE均设置为高电平，使能端设为高电平，设置秒脉冲进位，通过仿真图可以看出，adjuster能够实现所期望的功能

仿真结果见下图：

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（三）、秒和分程序

该模块有清零端、脉冲输入端、使能端，输出分为高低位。LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

ENTITY counter60 IS

PORT(CLR: IN STD_LOGIC;

-- 输入1Hz时钟

CLK1HZ : IN STD_LOGIC;

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