可编程式逻辑器件设计试验报告实验二 七人表决器

可编程式逻辑器件设计试验报告实验二 七人表决器 昆明理工大学

昆明理工大学信息工程与自动化学院学生实验报告

（ 2012———2013 学年 第 2 学期 ）

课程名称：可编程逻辑器件 开课实验室：信自楼504 2013年4 月19日

一． 实验要求、

本实验要求编写一个七人表决器，描述为：

总共有7个人进行投票选择，只有达到4人或者4人以上才能够通过。

二． 实验过程：

输入为2进制7位的VOTE，

输出为2进制4位的SUM，当SUM得第三位为1时，即SUM>=4，即通过PASS！

三． 实验代码：

在本次试验中，我通过观察实验代码，自己编写了11人表决器：

module vote_11(pass,vote); output pass; reg pass;

input [10:0] vote; reg[3:0]sum; integer i;

always@(vote) begin sum=0;

for(i=0;i<=10;i=i+1) if(vote[i]) sum=sum+1;

if(sum[3]) if(sum[2]) pass=1;

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可编程式逻辑器件设计试验报告实验二 七人表决器 昆明理工大学

else pass=0; end

endmodule

四． 实验截图：

五． 实验总结：

通过上次对Quartus Ⅱ环境的熟悉，这次的试验速度上就要比上次好得多，这也是上次试验多次实践讨论改错的功劳，这次我对于VERILOG HDL的模拟功能有了一定的理解，通过对试验代码的调试，我发现了代码中存在很多的问题，查资料、与同学老师讨论使我最终解决了一个个问题和错误，在仿真后我得到了仿真波形，完成了这次试验任务。

通过这次试验，我发现对Quartus Ⅱ环境的熟悉是一个长期试验使用的过程，结果了两次的试验，我了解的知识微小的那一小部分。我需要学习的还很多。同时课本上的理论知识也是很重要的，扎实的基础使我们进一步提高自己的基础。我们要扎住在校的学习时间为以后的工作打好基础。

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