基于Libero的数字逻辑设计仿真实验实验报告(实验5到8)

___学院专业________组、学号姓名 杨远军 协作者______________ 教师评定_________________ 实验题目___________基于Libero的数字逻辑设计仿真实验_____________

1. 基本门电路 2. 组合逻辑电路 3. 时序逻辑电路 4. 补充实验（选做）

实验报告

基本门电路

一、实验目的

1、了解基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。

二、实验环境

Libero仿真软件（参考附录C）。

三、实验内容

1、参考附录C掌握Libero软件的使用方法。 2、参考附录C中“一个完整的例子”，进行针对74系列基本门电路的设计，并完成相应的仿真实验。

3、参考附录D的设计代码、测试平台代码（可自行编程）及附录C的步骤，完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。

4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的功能仿真结果。

四、实验结果和数据处理

1、模块及测试平台代码清单 module HC00(A,B,Y); HC00 test(a,b,y); input [4:1]A,B; initial output[4:1]Y; begin assign Y=~(A&B); a=0;b=0; endmodule #5 a=1; #5 b=1; `timescale 1ns/1ns #5 a=0; module testbench; #5 b=0; reg a,b; end wire y; endmodule

2、第一次仿真结果。（将相关窗口调至合适大小，使波形能完整显示，对窗口截图。

1

后面实验中的仿真使用相同方法处理）

3、综合结果。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）

4、第二次仿真结果（综合后）。回答输出信号是否有延迟，延迟时间约为多少？

有时间延迟，时间大约为300ps。 5、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。

有时间延迟，时间大约为500ps。

五、基于实验箱的数字逻辑设计实验

参考附录F.1的门电路核心板引脚对应表，在FPGA板上验证设计结果。

1

组合逻辑电路

一、实验目的

1、了解基于Verilog的组合逻辑电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。

二、实验环境

Libero仿真软件（参考附录C）。

三、实验内容

1、参考附录C掌握Libero软件的使用方法。 2、参考附录C中“一个完整的例子”，进行针对74系列组合逻辑电路的设计，并完成相应的仿真实验。

3、参考附录D的设计代码、测试平台代码（可自行编程）及附录F的步骤，完成74HC283、74HC85、74HC138、74HC148、74HC153相应的设计、综合及仿真。

4、记录74HC85的综合结果，以及相应的功能仿真结果。测试平台的测试数据要求：进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）；若两数不等，则需增加一对取值情况，验证A、B相等时的比较结果。

四、实验结果和数据处理

1、模块及测试平台代码清单 // HC85.v module

hc_85(A3,A2,A1,A0,B3,B2,B1,B0,QAGB,QASB,QAEB,IAGB,IASB,IAEB);

input

A3,A2,A1,A0,B3,B2,B1,B0,IAGB,IASB,IAEB;

output QAGB,QASB,QAEB; reg QAGB,QASB,QAEB; wire[3:0]DataA,DataB; assign DataA[0]=A0; assign DataA[1]=A1; assign DataA[2]=A2; assign DataA[3]=A3; assign DataB[0]=B0; assign DataB[1]=B1;

assign DataB[2]=B2; assign DataB[3]=B3;

always@(DataA>DataB) begin

if(DataA>DataB) begin

QAGB=1;QASB=0;QAEB=0; end

else if(DataA<DataB) begin

QAGB=0;QASB=1;QAEB=0; end

else if(IAGB&!IASB&!IAEB) begin

QAGB=1;QASB=0;QAEB=0; end

2

else if(!IAGB&IASB&!IAEB) begin

QAGB=0;QASB=1;QAEB=0; end

else if(IAEB) begin

QAGB=0;QASB=0;QAEB=1; end begin

if(DataA==DataB)

if(IAGB&IASB&!IAEB) begin

QAGB=0;QASB=0;QAEB=0;

end

if(!IAGB&!IASB&!IAEB) begin

QAGB=1;QASB=1;QAEB=0;

end end end endmodule

// testbench.v

`timescale 1ns/1ns module test_hc_85;

reg A3,A2,A1,A0,B3,B2,B1,B0; reg IAGB,IASB,IAEB; wire QAGB,QASB,QAEB; initial begin A3=0; repeat(20)

#20 A3=$random; end initial begin A2=0; repeat(20)

#20 A2=$random; end

1

initial begin A1=0; repeat(20)

#20 A1=$random; end initial begin A0=0; repeat(20)

#20 A0=$random; end initial begin B3=0; repeat(20)

#20 B3=$random; end initial begin B2=0; repeat(20)

#20 B2=$random; end initial begin B1=0; repeat(20)

#20 B1=$random; end initial begin B0=0; repeat(20)

#20 B0=$random; end initial begin

IAGB=0; repeat(10)

#40 IAGB=$random; end initial

begin IASB=0; repeat(10)

#40 IASB=$random; end initial begin IAEB=0; repeat(10)

#40 IAEB=$random; end

hc_85 testhc85(.A3 (A3), .A2 (A2), .A1 (A1), .A0 (A0), .B3 (B3), 2、第一次仿真结果

.B2 (B2), .B1 (B1), .B0 (B0),

.IAGB (IAGB), .IASB (IASB), .IAEB (IAEB), .QAGB (QAGB), .QASB (QASB), .QAEB (QAEB),); initial begin #400 $finish; end

endmodule

3、综合结果

2

4、第二次仿真结果（综合后）。回答输出信号是否有延迟，延迟时间约为多少？

有时间延迟，时间大约为400-600ps。 5、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。

存在竞争冒险，有延迟时间，时间约为500ps。

五、基于实验箱的数字逻辑设计实验

参考附录F.2的组合电路核心板引脚对应表，在FPGA板上验证设计结果。

1

时序逻辑电路

一、实验目的

1、了解基于Verilog的时序逻辑电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。

二、实验环境

Libero仿真软件（参考附录C）。

三、实验内容

1、参考附录C掌握Libero软件的使用方法。 2、参考附录C中“一个完整的例子”，进行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。

3、参考附录D的设计代码、测试平台代码（可自行编程）及附录F的步骤，完成74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。

4、选择讲义7.6 …… 此处隐藏：4677字，全部文档内容请下载后查看。喜欢就下载吧 ……